CS43L42
DS481PP2 13
切换 特性 -控制 端口 - spi 模式
(t
一个
= 25° c; vl = 1.7 v - 3.6 v; 输入: 逻辑 0 = 地, 逻辑 1 = vl, c
L
=30pf)
注释: 15. t
spi
仅有的 需要 在之前第一 下落 边缘 的 cs之后 rstrising 边缘. t
spi
= 0 在 所有 其它 时间.
16. 数据 必须 是 使保持 为 sufficient 时间至 桥 这 转变 时间 的 cclk.
17. 为 f
SCK
< 1 MHz
参数 标识 最小值 最大值 单位
spi 模式
cclk 时钟 频率 f
sclk
-6mhz
RST
rising 边缘 至 cs 下落 t
srs
500 - ns
cclk 边缘 至 cs
下落 (便条 15) t
spi
500 - ns
CS
高 时间 在 传送 t
csh
1.0 - µs
CS
下落 至 cclk 边缘 t
css
20 - ns
cclk 低 时间 t
scl
66 - ns
cclk 高 时间 t
sch
66 - ns
cdin 至 cclk rising 建制 时间 t
dsu
40 - ns
cclk rising 至 数据 支撑 时间 (便条 16) t
dh
15 - ns
上升 时间 的 cclk 和 cdin (便条 17) t
r2
-100ns
下降 时间 的 cclk 和 cdin (便条 17) t
f2
-100ns
t
r2
t
f2
t
dsu
t
dh
t
sch
t
scl
CS
CCLK
CDIN
t
css
t
csh
t
spi
t
srs
RST
图示 5. 控制 端口 定时 - spi 模式