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文档 #: 38-07186 rev. *b 页 5 的 19
是 知道 那 调整 这频率 的 这 涉及 将
影响 所有 发生率 在 所有 plls 在 一个 类似的 manner 自从 所有
发生率 是 获得 从 这 单独的 涉及.
输出 配置
下面 正常的 运作 那里 是 四 内部的 频率
来源 那 将 是 routed 通过 一个 可编程序的 交叉 要点
转变 至 任何 的 这 四 可编程序的 7-位 输出 dividers.
这 四 来源 是: 涉及, pll1, pll2, 和 pll3. 这
下列的 是 一个 描述 的 各自 输出.
clka’s 输出 originates 从这 交叉 要点 转变 和 变得
通过 一个 可编程序的 7-位 邮递 分隔物. 这 7-位 邮递
分隔物 derives 它的 值 从 一个 的 二 可编程序的
寄存器. 看 这 部分 在 一般-目的 输入 为 更多
信息.
clkb’s 输出 originates 从这 交叉 要点 转变 和 变得
通过 一个 可编程序的 7-位 邮递 分隔物. 这 7-位 邮递
分隔物 derives 它的 值 从 一个 的 二 可编程序的
寄存器. 看 这 部分 在 一般-目的 输入 为 更多
信息.
clkc’s 输出 originates 从这 交叉 要点 转变 和 变得
通过 一个 可编程序的 7-位 邮递 分隔物. 这 7-位 邮递
分隔物 derives 它的 值 从 一个 可编程序的 寄存器.
clkd’s 输出 originates 从这 交叉 要点 转变 和 变得
通过 一个 可编程序的 7-位 邮递 分隔物. 这 7-位 邮递
分隔物 derives 它的 值 从 一个 可编程序的 寄存器. 为
这 cy22394, clkd 是 brought 输出 作 这 complimentary
版本 的 一个 lv pecl 时钟 关联 至 clke, bypassing
两个都 这 交叉 要点 转变 和 7-位 邮递 分隔物.
clke’s 输出 originates 从 pll1 和 变得 通过 一个 邮递
分隔物 那 将 是 programmed 至 /2, /3, 或者 /4. 为 这
cy22394, clke 是 brought 输出 作 一个 lv pecl 时钟,
bypassing 这 邮递 分隔物.
xbuf 是 simply 这 缓冲 涉及.
这 时钟 输出 有 被 设计 至 驱动 一个 单独的 要点
加载 和 一个 总的 lumped 加载 电容 的 15 pf. 当
驱动 多样的 负载 是 可能 和 这 恰当的 末端 它
是 一般地 不 推荐.
电源-节省 特性
这 关闭
/oe 输入 三-states 这 输出 当
牵引的 低. 如果 系统 关闭 是 使能, 一个 低 在 这个 管脚
也 shuts 止 这 plls, counters, 涉及 振荡器, 和 所有
其它 起作用的 组件. 这 结果 电流 在 这 v
DD
管脚 将 是 较少 比 5 毫安 (典型). 之后 leaving 关闭
模式, 这 plls 将 有 至 relock.
这 s2/suspend
输入 能 是 配置 至 shut 向下 一个
customizable 设置 的 输出 和/或者 plls, 当 低. 所有 plls
和 任何 的 这 输出 能 是shut 止 在 nearly 任何 combi-
nation. 这 仅有的 限制 是 那 如果 一个 pll 是 shut 止, 所有 输出
获得 从 它 必须 也 是 shut 止. suspending 一个 pll shuts
止 所有 有关联的 逻辑, 当 suspending 一个 输出 simply
forces 一个 三-状态 情况.
和 这 串行 接口,各自 pll 和/或者 输出 能 是
individually 无能. 这个 提供 总的 控制 在 这 电源
savings.
improving jitter
jitter optimization 控制 是 有用的 在 mitigating 问题
related 至 类似的 clocks switching 在 这 一样 moment,
造成 excess jitter. 如果 一个 pll 是 驱动 更多 比 一个
输出, 这 负的 阶段 的 the pll 能 是 选择 为 一个
的 这 输出 (clka–clkd). th是 阻止 这 输出 edges
从 aligning, 准许 更好的 jitter 效能.
电源 供应 sequencing
为 部分 和 多样的 v
DD
管脚, 那里 是 非 电源 供应
sequencing (所需的)东西. 这 part 将 不 是 全部地 运算的
直到 所有 v
DD
管脚 有 被 brought 向上 至 这 电压
指定 在 这 “operating conditions” 表格.
所有 grounds 应当 是 连接 至 这 一样 地面 平面.
cyclocksrt 软件
cyclocksrt 是 我们的 第二-一代 软件 应用
那 准许 用户 至 配置 这个 家族 的 设备. 这
容易-至-使用 接口 提供 完全 控制 的 这 许多
特性 的 这个 家族 including, 但是 不 限制 至, 输入
频率, pll 和 输出 发生率, 和 不同的
函数的 选项. 数据 薄板 频率 范围 限制 是
审查 和 效能 tuning 是 automatically 应用.
cyclocksrt 也 有 一个 电源 estimation 特性 那 准许
这 用户 至 看 这 电源 consumption 的 一个 specific configu-
限定. 你 能 下载 一个 自由 copy 的 cyberclocks 那
包含 cyclocksrt 为 自由 在 cypress’s 网 站点 在
www.cypress.com
cyclocksrt 是 使用 至 发生 p,q, 和 分隔物 值 使用
在 串行 程序编制. 那里 是 许多 内部的 频率
rules 这个 是 不 documented 在 这个 数据 薄板, 但是 是
必需的 为 恰当的 运作 的 这 设备. 这些 rules 能
是 审查 用 使用 这 la测试 版本 的 cyclocksrt.
接合面 温度 限制
它 是 可能 至 程序 这个家族 此类 那 这 最大
接合面 温度 比率 是 超过. 这 包装 q
JA
是
115 °c/w. 使用 这 cyclocksrt电源 estimation 特性 至
核实 那 这 编写程序 配置 满足 这 接合面
温度 和 包装 电源 消耗 最大
比率.
动态 updates
这 输出 分隔物 寄存器 是 不 同步 和 这
输出 clocks. changing 这 分隔物 值 的 一个 起作用的 输出
将 likely 导致 一个 glitch 在 那 输出.
pll p 和 q 数据 是 展开 在 三 字节. 各自 字节
变为 起作用的 在 这 acknowledge 为 那 字节, 所以 changing
p 和 q 数据 为 一个 起作用的 pll 将 likely 导致 这 pll 尝试 至
锁 在 一个 输出-的-bounds 情况. 为 这个 reason, 它 是
推荐 那 这 pll 正在 编写程序 是 转变 止
在 这 更新. 这个 能 是 完毕 用 设置 这 pll*_en
位 低.
pll1, clka, 和 clkb 各自 有 多样的 寄存器
供应 数据. 程序编制 这些 resources 能 是 accom-
plished safely 用 总是 程序编制 一个 inactive 寄存器,
和 然后 transitioning 至 那 寄存器. 这个 准许 这些
resources 至 停留 在 在 程序编制.
这 串行 接口 是 起作用的 甚至 和 这 关闭
/oe
管脚 低 作 这 串行 接口 逻辑 使用 静态的 组件
和 是 完全地 自-安排时间.这 部分 将 不 满足 这 i
DDS
电流 限制 和 transitioning 输入.
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