CY2292SC-XXX_集成电路资料查询网

CY2292
文档 #: 38-07449  rev. *b 页 8 的 11
t
9A
时钟 jitter
[14]
顶峰-至-顶峰 时期 jitter (t
9A
最大值 – t
9A
最小值.),
% 的 时钟 时期 (f
输出
<4 mhz)
< 0.5 1 %
t
9B
时钟 jitter
[14]
顶峰-至-顶峰 时期 jitter (t
9B
最大值 – t
9B
最小值.)
(4 mhz <
f
输出
<16 mhz)
< 0.7 1 ns
t
9C
时钟 jitter
[14]
顶峰-至-顶峰 时期 jitter
(16 mhz < f
输出
<
50 mhz)
< 400 500 ps
t
9D
时钟 jitter
[14]
顶峰-至-顶峰 时期 jitter
(f
输出
> 50 mhz)
< 250 350 ps
t
10A
锁 时间 为
CPLL
锁 时间 从 电源-向上 < 25 50 ms
t
10B
锁 时间 为
upll 和 spll
锁 时间 从 电源-向上 < 0.25 1 ms
回转 限制 cpu pll 回转 限制 CY2292I 20 66.6 MHz
CY2292FI 20 60 mhz
切换 波形
切换 特性, 工业的 3.3v
(持续)
参数 名字 描述 最小值 典型值 最大值 单位
所有 输出, 职责 循环 和 上升/下降 时间
t
1
输出
t
2
t
3
t
4
t
5
OE
所有
三-状态
输出
t
6
输出 三-状态 定时
[4]
CLK 输出 Jitter 和 Skew
t
7
CLK
输出
RELATED
CLK
t
9A
CPU 频率 改变
选择
CPU
old 选择 新 选择 稳固的
F
old
F
新
t
8
&放大;t
10

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CY2292 文档 #: 38-07449 rev. *b 页 8 的 11 t 9A 时钟 jitter [14] 顶峰-至-顶峰时期 jitter (t 9A 最大值 – t 9A 最小值.), % 的时钟时期 (f 输出 <4 mhz) < 0.5 1 % t 9B 时钟 jitter [14] 顶峰-至-顶峰时期 jitter (t 9B 最大值 – t 9B 最小值.) (4 mhz < f 输出 <16 mhz) < 0.7 1 ns t 9C 时钟 jitter [14] 顶峰-至-顶峰时期 jitter (16 mhz < f 输出 < 50 mhz) < 400 500 ps t 9D 时钟 jitter [14] 顶峰-至-顶峰时期 jitter (f 输出 > 50 mhz) < 250 350 ps t 10A 锁时间为 CPLL 锁时间从电源-向上 < 25 50 ms t 10B 锁时间为 upll 和 spll 锁时间从电源-向上 < 0.25 1 ms 回转限制 cpu pll 回转限制 CY2292I 20 66.6 MHz CY2292FI 20 60 mhz 切换波形切换特性, 工业的 3.3v (持续) 参数名字描述最小值典型值最大值单位所有输出, 职责循环和上升/下降时间 t 1 输出 t 2 t 3 t 4 t 5 OE 所有三-状态输出 t 6 输出三-状态定时 [4] CLK 输出 Jitter 和 Skew t 7 CLK 输出 RELATED CLK t 9A CPU 频率改变选择 CPU old 选择新选择稳固的 F old F 新 t 8 &放大;t 10

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