初步的 规格
flashflex51 mcu
sst89e52rd2 / sst89e54rd2 / sst89e58rd2 / sst89e516rd2
sst89v52rd2 / sst89v54rd2 / sst89v58rd2 / sst89v516rd2
9
©2004 硅 存储 技术, 公司 s71255-00-000 3/04
2.1 管脚 描述
表格 2-1: P
在
D
ESCRIPTIONS
(1
的
2)
标识 类型
1
名字 和 功能
p0[7:0] i/o
端口 0:
端口 0 是 一个 8-位 打开 流 bi-directional i/o 端口. 作 一个 输出 端口 各自 管脚 能
下沉 一些 ls ttl 输入. 端口 0 管脚 float 那 有 ‘1’s 写 至 它们, 和 在 这个 状态
能 是 使用 作 高-阻抗 输入. 端口 0 是 也 这 多路复用 低-顺序 地址 和
数据 总线 在 accesses 至 外部 记忆. 在 这个 应用, 它 使用 强 内部的 拉-
ups 当 transitioning 至 v
oh.
端口 0 也 receives 这 代号 字节 在 这 外部 host
模式 程序编制, 和 输出 这 代号 字节 在 这 外部 host 模式 verification.
外部 拉-ups 是 必需的 在 程序 verification.
p1[7:0] i/o 和 内部的
拉-ups
端口 1:
端口 1 是 一个 8-位 bi-directional i/o 端口 和 内部的 拉-ups. 这 端口 1 输出 buff-
ers 能 驱动 ls ttl 输入. 端口 1 管脚 是 牵引的 高 用 这 内部的 拉-ups 当 “1”s
是 写 至 它们 和 能 是 使用 作 输入 在 这个 状态. 作 输入, 端口 1 管脚 那 是
externally 牵引的 低 将 源 电流 因为 的 这 内部的 拉-ups. p1[5, 6, 7] 有
高 电流 驱动 的 16 毫安. 端口 1 也 receives 这 低-顺序 地址 字节 在 这
外部 host 模式 程序编制 和 verification.
P1[0] i/o
t2:
外部 计数 输入 至 计时器/计数器 2 或者 时钟-输出 从 计时器/计数器 2
P1[1] I
t2ex:
计时器/计数器 2 俘获/再装填 触发 和 方向 控制
P1[2] I
eci:
pca 计时器/计数器 外部 输入:
这个 信号 是 这 外部 时钟 输入 为 这 pca 计时器/计数器.
P1[3] i/o
cex0:
对比/俘获 单元 外部 i/o
各自 对比/俘获 单元 connects 至 一个 端口 1 管脚 为 外部 i/o. 当 不 使用 用
这 pca, 这个 管脚 能 handle 标准 i/o.
P1[4] i/o
ss#:
主控 输入 或者 从动装置 输出 为 spi.
或者
cex1:
对比/俘获 单元 外部 i/o
P1[5] i/o
mosi:
主控 输出 线条, 从动装置 输入 线条 为 spi
或者
cex2:
对比/俘获 单元 外部 i/o
P1[6] i/o
miso:
主控 输入 线条, 从动装置 输出 线条 为 spi
或者
cex3:
对比/俘获 单元 外部 i/o
P1[7] i/o
sck:
主控 时钟 输出, 从动装置 时钟 输入 线条 为 spi
或者
cex4:
对比/俘获 单元 外部 i/o
p2[7:0] i/o 和 内部的
拉-向上
端口 2:
端口 2 是 一个 8-位 bi-directional i/o 端口 和 内部的 拉-ups. 端口 2 管脚 是 牵引的
高 用 这 内部的 拉-ups 当 “1”s 是 写 至 它们 和 能 是 使用 作 输入 在 这个
状态. 作 输入, 端口 2 管脚 那 是 externally 牵引的 低 将 源 电流 因为 的 这
内部的 拉-ups. 端口 2 发送 这 高-顺序 地址 字节 在 fetches 从 外部 pro-
gram 记忆 和 在 accesses 至 外部 数据 记忆 那 使用 16-位 地址
(movx@dptr). 在 这个 应用, 它 使用 强 内部的 拉-ups 当 transitioning 至
V
OH
. 端口 2 也 receives 一些 控制 信号 和 一个 partial 的 高-顺序 地址 位 dur-
ing 这 外部 host 模式 程序编制 和 verification.
p3[7:0] i/o 和 内部的
拉-向上
端口 3:
端口 3 是 一个 8-位 双向的 i/o 端口 和 内部的 拉-ups. 这 端口 3 输出 buff-
ers 能 驱动 ls ttl 输入. 端口 3 管脚 是 牵引的 高 用 这 内部的 拉-ups 当 “1”s
是 写 至 它们 和 能 是 使用 作 输入 在 这个 状态. 作 输入, 端口 3 管脚 那 是
externally 牵引的 低 将 源 电流 因为 的 这 内部的 拉-ups. 端口 3 也
receives 一些 控制 信号 和 一个 partial 的 高-顺序 地址 位 在 这 外部
host 模式 程序编制 和 verification.
P3[0] I
rxd:
普遍的 异步的 接受者/传输者 (uart) - receive 输入
P3[1] O
txd:
uart - transmit 输出
P3[2] I
int0#:
外部 中断 0 输入
: 点此下载
