AD5300
–4– rev. 一个
管脚 配置
顶 视图
(不 至 规模)
6
5
4
1
2
3
V
输出
地
V
DD
同步
SCLK
DIN
AD5300
顶 视图
(不 至 规模)
8
7
6
5
1
2
3
4
NC
AD5300
同步
V
输出
地
V
DD
SCLK
DIN
NC
nc = 非 连接
sot-23
SOIC
管脚 函数 描述
sot-23 管脚 号码
管脚
非. Mnemonic 函数
1V
输出
相似物 输出 电压 从 dac. 这 输出 放大器 有 栏杆-至-栏杆 运作.
2 地 地面 涉及 要点 为 所有 电路系统 在 这 部分.
3V
DD
电源 供应 输入. 这些 部分 能 是 运作 从 +2.5 v 至 +5.5 v 和 v
DD
应当 是 de-
结合 至 地.
4 DIN 串行 数据 输入. 这个 设备 有 一个 16-位 变换 寄存器. 数据 是 clocked 在 这 寄存器 在 这
下落 边缘 的 这 串行 时钟 输入.
5 SCLK 串行 时钟 输入. 数据 是 clocked 在 这 输入 变换 寄存器 在 这 下落 边缘 的 这 串行 时钟
输入. 数据 能 是 transferred 在 比率 向上 至 30 mhz.
6
同步
水平的 triggered 控制 输入 (起作用的 低). 这个 是 这 框架 同步 信号 为 这 输入
数据. 当
同步
变得 低, 它 使能 这 输入 变换 寄存器 和 数据 是 transferred 在 在 这 下降-
ing edges 的 这 下列的 clocks. 这 dac 是 updated 下列的 这 16th 时钟 循环 除非
同步
是 带去 高 在之前 这个 边缘 在 这个 情况 这 rising 边缘 的
同步
acts 作 一个 中断 和 这
写 sequence 是 ignored 用 这 dac.
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