AD569
rev. 一个
–6–
图示 5. 典型 dnl 在 段 boundary transitions
一个. 段 1
b. 段 256
图示 6. 典型 dnl 在里面 部分
乘以 feedthrough 错误: 这个 是 这 错误
预定的 至 电容的 feedthrough 从 这 涉及 至 这 输出
和 这 输入 寄存器 承载 和 所有 zeroes.
全部-规模 错误: 这 ad569’s 电压 dividing archi-
tecture 给 上升 至 一个 fixed 全部-规模 错误 这个 是 独立
的 这 涉及 电压. 这个 错误 是 修整 用 调整 这
电压 应用 至 这 +v
REF
terminals.
数字的-至-相似物 glitch impulse: 这 承担 在-
jected 在 这 相似物 输出 当 一个 新 输入 是 latched 在
这 dac 寄存器 给 上升 至 这 数字的-至-相似物 glitch
impulse.
glitches 能 是 预定的 至 也 时间 skews 在 这 输入 位
或者 承担 injection 从 这 内部的 switches. glitch impulse
为 这 ad569 是 mainly 预定的 至 承担 injection, 和 是 mea-
sured 和 这 涉及 连接 系 至 地面. 它 是 speci-
fied 作 这 范围 的 这 glitch 在 nv-secs.
总的 错误: 这 worst-情况 总的 错误 是 这 总 的 这
fixed 全部-规模 和 补偿 errors 和 这 线性 错误.
电源 供应 和 涉及 电压 范围
这 ad569 是 指定 为 运作 和
±
12 volt 电源
供应. 和
±
10% 电源 供应 容忍, 这 最大
涉及 电压 范围 是
±
5 伏特. 涉及 电压 向上 至
±
6 伏特 能 是 使用 但是 线性 将 降级 如果 这 供应
approach 它们的 更小的 限制 的
±
10.8 伏特 (12 伏特 - 10%).
如果
±
12 volt 电源 供应 是 无法得到 在 这 系统, 一些
alternative schemes 将 是 使用 至 获得 这 需要 供应
电压. 为 例子, 在 一个 系统 和
±
15 v 供应, 一个 单独的
齐纳 二极管 能 是 使用 至 减少 一个 的 这 供应 至 9 伏特
和 这 remaining 一个 left 在 15 伏特. 图示 7a illustrates 这个
scheme. 一个 1n753a 或者 相等的 二极管 是 一个 适合的 选择
为 这 task. asymmetrical 电源 供应 能 是 使用 自从 这
ad569’s 输出 是 关联 至 –v
REF
仅有的 和 因此 floats
相关的 至 逻辑 地面 (地, 管脚 18). 假设 一个 worst-情况
±
1.5 volt 容忍 在 两个都 供应 (10% 的 15 伏特), 这
最大 涉及 电压 范围 将 是 +6 和 –2 伏特 为
+V
S
= +15 v 和 v
S
= –9 v, 和 +2 至 –8 伏特 为 +v
S
= 9 v
和 –v
S
= –15 v .
alternately, 二 3 v 齐纳 二极管 或者 电压 regulators 能 是
使用 至 漏出 各自
±
15 volt 供应 至
±
12 伏特, 各自. 在
图示 7b, 1n746a 二极管 是 一个 好的 选择 为 这个 task.
一个 第三 方法 将 是 使用 如果 两个都
±
15 volt 和
±
5 volt sup-
plies 是 有. 图示 7c 显示 这个 approach. 一个 combina-
tion 的 +v
S
= +15 v 和 –v
S
= –5 v 能 支持 一个 涉及
范围 的 0 至 6 伏特, 当 供应 的 +v
S
= +5 v 和 –v
S
=
–15 v 能 支持 一个 涉及 范围 的 0 至 –8 伏特. 又一次,
10% 电源 供应 容忍 是 assumed.
便条: 运作 和 +v
S
= +5 v 改变 这 输入 latches’ 运算-
erating 情况 造成 最小 写 脉冲波 widths 至 ex-
tend 至 1
µ
s 或者 更多. 控制 信号
CS
,
HBE
,
LBE
, 和
LDAC
应当, 因此, 是 系 低 至 render 这 latches trans-
parent.
非 定时 问题 exist 和 运作 在 +v
S
= 9 v 和
–V
S
= –15 v. 不管怎样, 10% 容忍 在 这些 供应 gener-
ate 一个 worst-情况 情况 在 –v
S
= –16.5 v 和 +v
S
= +7.5 v
(假设 +v
S
是 获得 从 一个 +15 v 供应). 下面 这些
情况, 写 脉冲波 widths 能 stretch 至 200 ns 和 类似的
降级 的 数据 建制 和 支撑 时间. 不管怎样,
±
0.75 v
容忍 (
±
5%) yield minimal 影响 在 数字的 定时 和
写 脉冲波 widths remaining 在下 100 ns.
最终, 图示 7d illustrates 这 使用 的 这 结合体 的 一个
ad588 和 ad569 在 一个 系统 和
±
15 volt 供应. 作
显示, 这 ad588 是 连接 至 提供
±
5 v 至 这 谈及-
ence 输入 的 这 ad569. 它 是 做 翻倍-职责 用 simulta-
neously regulating 这 供应 电压 为 这 ad569 通过
这 使用 的 这 水平的 shifting zeners 和 晶体管. 这个 scheme
运用 这 能力 的 这 输出 的 这 ad588 至 源 作
好 作 下沉 电流. 二 其它 益处 是 认识到 用 使用
这个 approach. 这 第一 是 那 这 ad569 是 非 变长 直接地
连接 至 这 系统 电源 供应. 输出 敏锐的 至
变化 在 那些 供应 是, 因此, eliminated. 这 第二
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