ad7304/ad7305
–
12
–
rev. 一个
AD7304
输入
寄存器
R
dac 一个
OE
dac 一个
寄存器
R
输入
寄存器
R
dac b
OE
dac c
寄存器
R
dac b
寄存器
R
输入
寄存器
R
dac c
OE
dac d
寄存器
R
DACA
B
C
D
2:4
DECODE
A0
A1
SDC
SAC
D0
D1
D2
D3
D4
D5
D6
D7
8
EN
320k
280k
80k
640k
680k
V
DD
LDAC
V
SS
V
输出
C
CS
SDI
V
输出
B
V
输出
一个
V
DD
DQ
g
DQ
g
DQ
g
DQ
g
输入
寄存器
R
电源-
在
重置
V
REF
AV
REF
BV
REF
CV
REF
D
V
输出
D
CLR
地
CLK
dac d
OE
图示 31. ad7304 相等的 逻辑 接口
ad7304 硬件 关闭 shdn
如果 一个 三-状态 驱动器 是 使用 在 这 sdi/shdn 管脚, 这 ad7304
能 是 放置 在 一个 电源 关闭 模式 当 这 sdi/
shdn 管脚 是 放置 在 一个 高 阻抗 状态. 为 恰当的
运作 非 其它 末端 电压 应当 是 呈现 在
这个 管脚. 一个 内部的 window 比较器 将 发现 当 这
逻辑 电压 在 这 shdn 管脚 是 在 28% 和 36% 的
V
DD
. 一个 高 阻抗 内部的 偏差 发生器 提供 这个
电压 在 这 shdn 管脚. 这 四 dac 输出 电压 是-
来到 高 阻抗 和 一个 名义上的 阻抗 的 120 k
Ω
至
地面. 看 图示 30 为 一个 相等的 电路.
ad7304/ad7305 电源 在 重置
当 这 v
DD
电源 供应 是 转变 在, 一个 内部的 重置
strobe forces 所有 这 输入 和 dac 寄存器 至 这 零-代号
状态. 这 v
DD
电源 供应 应当 有 一个 monotonically 在-
creasing ramp 在 顺序 至 有 consistent 结果, 特别 在
这 区域 的 v
DD
= 1.5 v 至 2.3 v. 这 v
SS
供应 有 非 效应
在 这 电源 在 重置 效能. 这 dac 寄存器 数据
将 停留 在 零 直到 一个 有效的 串行 寄存器 软件 加载 takes
放置. 在 这 情况 的 这 翻倍 缓冲 ad7305 这 输出
dac 寄存器 能 仅有的 是 changed once 这
LDAC
strobe 是
initiated.
ad7305 并行的 数据 接口
这 ad7305 有 一个 8-位 并行的 接口 db7 = msb,
db0 = lsb. 二 地址 位 a1 和 a0 是 解码 当 一个
起作用的 低 写 strobe 是 放置 在 这
WR
管脚, 看 表格 iii.
这
WR
是 一个 水平的-敏感的 输入 管脚, 因此 这 数据 建制
和 数据支撑 时间 定义 在 这 定时 规格
需要 至 是 adhered 至.
这
LDAC
管脚 提供 这 能力 的 同时发生地 updat-
ing 所有 dac 寄存器 和 新 数据 从 这 输入 寄存器 在
这 一样 时间. 这个 将 结果 在 这 相似物 输出 所有 chang-
ing 至 它们的 新 值 在 这 一样 时间. 这
LDAC
管脚 是 一个
水平的-敏感的 输入. 如果 这 同时发生的 更新 特性 是 不
必需的 这
LDAC
管脚 能 是 系 至 逻辑 低. 当 这
LDAC
是 系 至 逻辑 低, 这 dac 寄存器 变为 transpar-
ent 和 这 输入 寄存器 数据 确定 这 dac 输出
电压. 看 图示 32 为 一个 相等的 接口 逻辑 图解.
ad7226 管脚 兼容性
用 tying 这
LDAC
管脚 至 地面, 这 ad7305 有 这 一样
管脚 输出 和 符合实际 作 这 ad7226, 和 这 例外 的
一个 更小的 电源 供应 运行 电压.
ad7305 硬件 关闭 shdn
如果 一个 三 状态 驱动器 是 使用 在 这 a0/shdn 管脚, 这 ad7305
能 是 放置 在 一个 电源 关闭 模式 当 这 a0/shdn
管脚 是 放置 在 一个 高 阻抗 状态. 为 恰当的 运作 非
其它 末端 电压 应当 是 呈现 在 这个 管脚. 一个
内部的 window 比较器 将 发现 当 这 逻辑 电压
在 这 shdn 管脚 是 在 28% 和 36% 的 v
DD
. 一个 高
阻抗 内部的 偏差 发生器 提供 这个 电压 在 这
shdn 管脚. 这 四 dac 输出 电压 变为 高 imped-
ance 和 一个 名义上的 阻抗 的 120 k
Ω
至 地面.
静电释放 保护 电路
所有 逻辑 输入 管脚 包含 后面的-片面的 静电释放 保护 zeners
连接 至 地面 (地). 这 v
REF
管脚 也 包含 一个
后面的-片面的 静电释放 保护 齐纳 连接 至 v
DD
(看
图示 33).
地
数字的
输入
V
DD
V
REF
X
图示 33. 相等的 静电释放 保护 电路
AD7305
输入
寄存器
R
dac 一个
OE
dac 一个
寄存器
R
输入
寄存器
R
dac b
OE
dac c
寄存器
R
dac b
寄存器
R
输入
寄存器
R
dac c
OE
dac d
寄存器
R
dac 一个
B
C
D
2:4
DECODE
8
320k
280k
80k
640k
680k
V
DD
LDAC
V
SS
V
输出
C
WR
V
输出
B
V
输出
一个
V
DD
输入
寄存器
R
电源-
在
重置
V
REF
V
输出
D
地
数据
DB0
–
DB7
dac d
OE
A1
a0/shdn
图示 32. ad7305 相等的 逻辑 接口
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