AD73311
–6–
rev. b
表格 iii. 信号 范围
3 v 电源 供应 5 v 电源 供应
5ven = 0 5ven = 0 5ven = 1
V
REFCAP
1.2 v
±
10% 1.2 V 2.4 V
V
REFOUT
1.2 v
±
10% 1.2 V 2.4 V
模数转换器 最大 输入 范围
在 v
在
1.578 v p-p 1.578 v p-p 3.156 v p-p
名义上的 涉及 水平的 1.0954 v p-p 1.0954 v p-p 2.1908 v p-p
DAC 最大 电压
输出 摆动
单独的-结束 1.578 v p-p 1.578 v p-p 3.156 v p-p
差别的 3.156 v p-p 3.156 v p-p 6.312 v p-p
名义上的 电压
输出 摆动
单独的-结束 1.0954 v p-p 1.0954 v p-p 2.1908 v p-p
差别的 2.1909 v p-p 2.1909 v p-p 4.3818 v p-p
输出 偏差 电压 V
REFOUT
V
REFOUT
V
REFOUT
定时 特性
限制 在
参数 T
一个
= –40
c 至 +85
C 单位 描述
时钟 信号 看 图示 1
t
1
61 ns 最小值 mclk 时期
t
2
24.4 ns 最小值 mclk 宽度 高
t
3
24.4 ns 最小值 mclk 宽度 低
串行 端口 看 计算数量 3 和 4
t
4
t
1
ns 最小值 sclk 时期
t
5
0.4
×
t
1
ns 最小值 sclk 宽度 高
t
6
0.4
×
t
1
ns 最小值 sclk 宽度 低
t
7
20 ns 最小值 sdi/sdifs 建制 在之前 sclk 低
t
8
0 ns 最小值 sdi/sdifs 支撑 之后 sclk 低
t
9
10 ns 最大值 sdofs 延迟 从 sclk 高
t
10
10 ns 最小值 sdofs 支撑 之后 sclk 高
t
11
10 ns 最小值 sdo 支撑 之后 sclk 高
t
12
10 ns 最大值 sdo 延迟 从 sclk 高
t
13
30 ns 最大值 sclk 延迟 从 mclk
(avdd = +3 v
10%; dvdd = +3 v
10%; agnd = dgnd = 0 v; t
一个
= t
MlN
至 t
最大值
, 除非
否则 指出)
表格 ii. 电流 summary (avdd = dvdd = +5.5 v)
相似物 内部的 数字的 外部 接口 MCLK
情况 电流 电流 电流 总的 电流 SE 在 Comments
模数转换器 在 仅有的 8.5 6 2 16.5 1 YES refout 无能
模数转换器 和 dac 在 14.5 6 2 22.5 1 YES refout 无能
refcap 在 仅有的 0.8 0 0 1.0 0 非 refout 无能
refcap 和
refout 在 仅有的 3.5 0 0 3.5 0 非
所有 sections 止 0 1.5 0 1.7 0 YES mclk 起作用的 水平 equal 至
0 v 和 dvdd
所有 sections 止 0 0.01 0 0.02 0 非 数字的 输入 静态的 和
equal 至 0 v 或者 dvdd
这 在之上 值 是 在 毫安 和 是 典型 值 除非 否则 指出.
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