AD73322
–9–rev. b
定时 特性
限制 在
参数 T
一个
= –40
c 至 +85
C 单位 描述
时钟 信号 看 图示 1
t
1
61 ns 最小值 mclk 时期
t
2
24.4 ns 最小值 mclk 宽度 高
t
3
24.4 ns 最小值 mclk 宽度 低
串行 端口 看 计算数量 3 和 4
t
4
t
1
ns 最小值 sclk 时期
t
5
0.4
×
t
1
ns 最小值 sclk 宽度 高
t
6
0.4
×
t
1
ns 最小值 sclk 宽度 低
t
7
20 ns 典型值 sdi/sdifs 建制 在之前 sclk 低
t
8
0 ns 典型值 sdi/sdifs 支撑 之后 sclk 低
t
9
10 ns 典型值 sdofs 延迟 从 sclk 高
t
10
10 ns 典型值 sdofs 支撑 之后 sclk 高
t
11
10 ns 典型值 sdo 支撑 之后 sclk 高
t
12
10 ns 典型值 sdo 延迟 从 sclk 高
t
13
30 ns 典型值 sclk 延迟 从 mclk
规格 主题 至 改变 没有 注意.
(avdd = +5 v
10%; dvdd = +5 v
10%; agnd = dgnd = 0 v; t
一个
= t
MlN
至 t
最大值
, 除非
否则 指出)
t
3
t
2
t
1
图示 1. mclk 定时
t
11
t
7
t
9
t
10
t
7
t
8
t
8
se (i)
sclk (o)
sdifs (i)
sdi (i)
sdofs (o)
sdo (o)
三-
状态
三-
状态
三-
状态
D15 D2D1D0 D14
D15D0D1D14D15
D15
t
12
图示 4. 串行 端口 (sport)
t
3
t
1
t
2
t
13
* sclk 是 individually 可编程序的
在 频率 (mclk/4 显示 here).
t
4
t
5
t
6
MCLK
SCLK*
图示 3. sclk 定时
至 输出
管脚
+2.1v
100
一个
100
一个
I
OL
I
OH
C
L
15pF
图示 2. 加载 电路 为 定时 规格
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