AD7723
–6– rev. 0
D2 D1 D0 D15 D14 D13 D12 D11 D5 D4 D3 D2 D1 D0 D15 D14
t
11
t
12
t
13
t
14
16 clkin 循环
CLKIN
FSI
SCO
(cfmt = 0)
FSO
SDO
t
8
图示 5. 串行 模式 3. 定时 为 框架 同步 输入, 框架 同步 输出, 串行 时钟 输出 和 串行 数据 输出
(谈及 至 表格 i 为 控制 输入, tsi = doe)
表格 i. 串行 接口 (mode1 = 0, mode2 = 0)
Decimation 数字的 过滤 sco 频率 输出 数据 控制 输入
串行 模式 比率 (sldr) 模式 (slp) (scr) 比率 SLDR SLP SCR
1 32 低 通过 f
CLKIN
f
CLKIN
/32 1 1 0
1 32 带宽 通过 f
CLKIN
f
CLKIN
/32 1 0 0
2 32 低 通过 f
CLKIN
/2 f
CLKIN
/32 1 1 1
2 32 带宽 通过 f
CLKIN
/2 f
CLKIN
/32 1 0 1
3 16 低 通过 f
CLKIN
f
CLKIN
/16 0 1 0
表格 ii. 并行的 接口
数字的 过滤 Decimation 输出 控制 输入
模式 比率 数据 比率 MODE1 MODE2
带宽 通过 32 f
CLKIN
/32 0 1
低 通过 32 f
CLKIN
/32 1 0
低 通过 16 f
CLKIN
/16 1 1
t
16
t
15
DOE
SDO
图示 6. 串行 模式 定时 为 数据 输出 使能 和 串行 数据 输出
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