rev. 0
ad7708/ad7718
–9–
定时 特性
1, 2
(av
DD
= 2.7 v 至 3.6 v 或者 av
DD
= 5 v
5%; dv
DD
= 2.7 v 至 3.6 v 或者 dv
DD
= 5 v
5%; agnd =
dgnd = 0 v; xtal = 32.768 khz; 输入 逻辑 0 = 0 v, 逻辑 1 = dv
DD
除非 否则 指出.
限制 在 t
最小值
, t
最大值
参数 (b 版本) 单位 情况/comments
t
1
32.768 khz 典型值 结晶 振荡器 频率
t
2
50 ns 最小值
重置
Pulsewidth
读 运作
t
3
0 ns 最小值
RDY
至
CS
建制 时间
t
4
0 ns 最小值
CS
下落 边缘 至 sclk 起作用的 边缘 建制 时间
3
t
5
4
0 ns 最小值 sclk 起作用的 边缘 至 数据 有效的 延迟
3
60 ns 最大值 DV
DD
= 4.5 v 至 5.5 v
80 ns 最大值 DV
DD
= 2.7 v 至 3.6 V
t
5A
4, 5
0 ns 最小值
CS
下落 边缘 至 数据 有效的 延迟
3
60 ns 最大值 DV
DD
= 4.5 v 至 5.5 v
80 ns 最大值 DV
DD
= 2.7 v 至 3.6 V
t
6
100 ns 最小值 sclk 高 pulsewidth
t
7
100 ns 最小值 sclk 低 pulsewidth
t
8
0 ns 最小值
CS
rising 边缘 至 sclk inactive 边缘 支撑 时间
3
t
9
6
10 ns 最小值 总线 relinquish 时间 之后 sclk inactive 边缘
3
80 ns 最大值
t
10
100 ns 最大值 sclk 起作用的 边缘 至
RDY
高
3, 7
写 运作
t
11
0 ns 最小值
CS
下落 边缘 至 sclk 起作用的 边缘 建制 时间
3
t
12
30 ns 最小值 数据 有效的 至 sclk 边缘 建制 时间
t
13
25 ns 最小值 数据 有效的 至 sclk 边缘 支撑 时间
t
14
100 ns 最小值 sclk 高 pulsewidth
t
15
100 ns 最小值 sclk 低 pulsewidth
t
16
0 ns 最小值
CS
rising 边缘 至 sclk 边缘 支撑 时间
注释
1
样本 测试 在 最初的 释放 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 dV
DD
) 和 安排时间 从 一个 电压
水平的 的 1.6 v.
2
看 计算数量 1 和 2.
3
sclk 起作用的 边缘 是 下落 边缘 的 sclk.
4
这些 号码 是 量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 这 V
OL
或者 v
OH
限制.
5
这个 规格 仅有的 comes 在 播放 如果 cs 变得 低 当 sclk 是 低. 它 是 必需的 primarily 为 接合 至 dsp machines.
6
这些 号码 是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 加载 电路 的 图示 1. 这 量过的 号码 是
然后 extrapolated 后面的 至 除去 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性 是 这 真实
总线 relinquish 时间 的 这 部分 和 作 此类 是 独立 的 外部 总线 加载 capacitances.
7
RDY
returns 高 之后 这 第一 读 从 这 设备 之后 一个 输出 更新. 这 一样 数据 能 是 读 又一次, 如果 必需的, 当
RDY
是 高, 虽然 小心 应当
是 带去 那 subsequent 读 做 不 出现 关闭 至 这 next 输出 更新.
规格 主题 至 改变 没有 注意.
至 输出
管脚
50pF
I
下沉
I
源
1.6v
(1.6ma 和 dv
DD
= 5v
100
一个 和 dv
DD
= 3v)
(200
一个 和 dv
DD
= 5v
100
一个 和 dv
DD
= 3v)
图示 1. 加载 电路 为 定时 描绘
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