–5–rev. d
AD7701
定时 特性
1, 2
限制 在 t
最小值
, t
最大值
限制 在 t
最小值
, t
最大值
参数 (一个, b 版本) (s, t 版本) 单位 情况/comments
f
CLKIN
3, 4
200 200 khz 最小值 主控 时钟 频率: 内部的 门 振荡器
5 5 mhz 最大值 典型地 4.096 mhz
200 200 khz 最小值 主控 时钟 频率: externally 有提供的
5 5 mhz 最大值
t
r
5
50 50 ns 最大值 数字的 输出 上升 时间. 典型地 20 ns
t
f
5
50 50 ns 最大值 数字的 输出 下降 时间. 典型地 20 ns
t
1
0 0 ns 最小值 sc1, sc2 至 cal 高 建制 时间
t
2
50 50 ns 最小值 sc1, sc2 支撑 时间 之后 cal 变得 高
t
3
6
1000 1000 ns 最小值
睡眠
高 至 clkin 高 建制 时间
ssc 模式
t
4
7
3/f
CLKIN
3/f
CLKIN
ns 最大值 数据 进入 时间 (
CS
低 至 数据 有效的)
t
5
100 100 ns 最大值 sclk 下落 边缘 至 数据 有效的 延迟 (25 ns 典型值)
t
6
250 250 ns 最小值 msb 数据 建制 时间. 典型地 380 ns
t
7
300 300 ns 最大值 sclk 高 脉冲波 宽度. 典型地 240 ns
t
8
790 790 ns 最大值 sclk 低 脉冲波 宽度. 典型地 730 ns
t
9
8
l/f
CLKIN
+200 l/f
CLKIN
+200 ns 最大值 sclk rising 边缘 至 hi-z 延迟 (l/f
CLKIN
+ 100 ns 典型值)
t
10
8, 9
(4/f
CLKIN
) +200 (4/f
CLKIN
) +200 ns 最大值
CS
高 至 hi-z 延迟
秒 模式
f
SCLK
5 5 MHz 串行 时钟 输入 频率
t
11
35 35 ns 最小值 sclk 输入 高 脉冲波 宽度
t
12
160 160 ns 最小值 sclk 低 脉冲波 宽度
t
13
7, 10
160 160 ns 最大值 数据 进入 时间 (
CS
低 至 数据 有效的). 典型地 80 ns
t
14
11
150 150 ns 最大值 sclk 下落 边缘 至 数据 有效的 延迟. 典型地 75 ns
t
15
8
250 250 ns 最大值
CS
高 至 hi-z 延迟
t
16
8
200 200 ns 最大值 sclk 下落 边缘 至 hi-z 延迟. 典型地 100 ns
交流 模式
t
17
40 40 ns 最小值
CS
建制 时间. 典型地 20 ns
t
18
180 180 ns 最大值 数据 延迟 时间. 典型地 90 ns
t
19
200 200 ns 最大值 sclk 下落 边缘 至 hi-z 延迟. 典型地 100 ns
注释
11
样本 测试 在 +25
°
c 至 确保 遵从. 所有 输入 信号 是 指定 和 t
r
= t
f
= 5 ns (10% 至 90% 的 5 v) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
12
看 计算数量 1 至 6.
13
clkin 职责 循环 范围 是 20% 至 80%. clkin 必须 是 有提供的 whenever 这 ad7701 是 不 在 睡眠 模式. 如果 非 时钟 是 呈现 在 这个 情况, 这 设备 能
绘制 高等级的 电流 比 指定 和 possibly 变为 uncalibrated.
14
这 ad7701 是 生产 测试 和 f
CLKIN
在 4.096 mhz. 它 是 有保证的 用 描绘 至 运作 在 200 khz.
15
指定 使用 10% 和 90% 点 在 波形 的 interest.
16
在 顺序 至 同步 一些 ad7701s 一起 使用 这
睡眠
管脚, 这个 规格 是 符合.
17
t
4
和 t
13
是 量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 一个 输出 至 交叉 0.8 v 或者 2.4 v.
18
t
9
, t
10
, t
15
和 t
16
是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是
然后 extrapolated 后面的 至 除去 这 影响 的 charging 或者 discharging 这 100 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性 是 这
真实 总线 relinquish 时间 的 这 部分 和 作 此类 作 独立 的 外部 总线 加载 电容.
19
如果
CS
是 returned 高 在之前 所有 16 位 是 输出, 这 sdata 和 sclk 输出 将 完全 这 电流 数据 位 和 然后 go 至 高 阻抗.
10
如果
CS
是 使活动 asynchronously 至
DRDY
,
CS
将 不 是 公认的 如果 它 occurs 当
DRDY
是 高 为 四 时钟 循环. 这 传播 延迟 时间 将 是 作
好 作 4 clkin 循环 加 160 ns. 至 保证 恰当的 clocking 的 sdata 当 使用 异步的
CS
, 这 sclk 输入 应当 不 是 带去 高 sooner 比
4 clkin 循环 加 160 ns 之后
CS
变得 低.
11
sdata 是 clocked 输出 在 这 下落 边缘 的 这 sclk 输入.
(av
DD
= dv
DD
= +5 v
10%; av
SS
= dv
SS
= –5 v
10%; agnd =dgnd = o v;
f
CLKIN
= 4.096 mhz; 输入 水平: 逻辑 o = o v, 逻辑 1 = dv
DD
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