AD7787
rev. 0 | 页 8 的 20
管脚 配置 和 function 描述
04477-0-005
AD7787
顶 视图
(不 至 规模)
SCLK
1
CS
2
ain1(+)
3
ain1(–)
4
REFIN
5
DIN
dout/rdy
V
DD
地
AIN2
10
9
8
7
6
图示 5. 管脚 配置
表格 4. 管脚 函数 描述
管脚
非.
Mnemonic 函数
1 SCLK
串行 时钟 输入 为 数据 transfers 至 和 从 这 模数转换器. 这 sclk 有 一个施密特-triggered 输入, 制造 这
接口 合适的 为 opto-分开的 产品. 这 串行时钟 能 是 持续的 和所有 数据 transmitted 在 一个
持续的 train 的 脉冲. alternatively, 它 能 是 一个 noncontinuous 时钟和 这 信息 正在 transmitted 至 或者
从 这 模数转换器 在 小 batches 的 数据.
2
CS
碎片 选择 输入. 这个 是 一个 起作用的低 逻辑 输入 使用 至 选择 这 模数转换器. cs能 是 使用 至 选择 这 模数转换器 在 系统
和 更多 比 一个 设备 在 这 串行 总线 或者 作 一个 frame 同步 信号 在 communicating 和 这 设备.
CS
能 是 hardwired 低, 准许 这 模数转换器 至 运作 在 3-线 模式 和 sclk, din,和 dout 使用 至 接口
和 这 设备.
3 ain1(+) 相似物 输入. ain1(+) 是 这 积极的 终端 的 这 differential 相似物 输入 一双 ain1(+)/ain1(−).
4 ain1(–) 相似物 输入. ain1(−) 是这 负的 终端 的 这 differential 相似物 输入 一双 ain1(+)/ain1(−).
5 REFIN
涉及 输入. refin 能 是 anywhere 在 v
DD
和 地 + 0.1 v. 这 名义上的 涉及 电压 是 2.5 v, 但是
这 部分 功能 和 一个 涉及 从 0.1 v 至 v
DD
.
6 AIN2 相似物 输入. ain2 是一个 单独的-结束 相似物 输入.
7 地 地面 涉及 要点.
8 V
DD
供应 电压, 2.5 v 至 5.25 v.
9
dout/rdy
串行 数据 输出/data 准备好 输出. dout/rdyserves 一个 双 目的. 它 functions 作 一个 串行 数据 输出 管脚 至
进入 这 输出 变换 寄存器 的 这 adc. 这 输出 变换 寄存器 能 包含数据 从 任何 的 这 在-碎片 数据 或者
控制 寄存器. 在 增加, dout/rdy
运作 作 一个 数据 准备好 管脚, going低 至 表明 这 completion 的 一个
转换. 如果 这 数据 是 不 读 之后 这 转换, 这 管脚 将 go 高 在之前 这 next 更新 occurs.
这 dout/rdy
下落 边缘 能 是 使用 作 一个 中断 至 一个 processor, 表明 那 有效的 data 是 有. 和 一个
外部 串行 时钟, 这 数据能 是 读 使用 这 dout/rdy
管脚. 和 cs低, 这 数据/控制文字 信息 是
放置 在 这 dout/rdy
管脚 在 这 sclk 下落 边缘 和 是有效的 在 这 sclk rising 边缘.
这 终止 的 一个 转换 是 也 表明 用 这 rdy
位 在 这 状态 寄存器. 当 cs是 高, 这 dout/rdy管脚 是
三-陈述, 但是 这 rdy
位 仍然是 起作用的.
10 DIN
串行 数据 输入 至 这 输入 变换 register 在 这 模数转换器. 数据 在 这个 变换 register 是 transferred 至 这 控制 寄存器
在里面 这 模数转换器; 这 寄存器 选择 位 的 这 communications 寄存器 identifying 这 适合的 寄存器.
: 点此下载
