–3–rev. 一个
AD9816
数字的 规格
(t
最小值
至 t
最大值
和 avdd = +5.0 v, dvdd = +5.0 v, drvdd = +5.0 v, f
ADCCLK
= 6 mhz,
f
CDSCLK1
= 2 mhz, f
CDSCLK2
= 2 mhz, c
L
= 10 pf 除非 否则 指出)
参数 标识 最小值 典型值 最大值 单位
逻辑 输入
高 水平的 输入 电压 V
IH
3.5 V
低 水平的 输入 电压 V
IL
1.0 V
高 水平的 输入 电流 I
IH
10
µ
一个
低 水平的 输入 电流 I
IL
10
µ
一个
输入 电容 C
在
10 pF
逻辑 输出
高 水平的 输出 电压 V
OH
4.5 V
低 水平的 输出 电压 V
OL
0.1 V
高 水平的 输出 电流 I
OH
50
µ
一个
低 水平的 输出 电流 I
OL
50
µ
一个
规格 主题 至 改变 没有 注意.
定时 规格
(t
最小值
至 t
最大值
和 dvdd = +5.0 v, drvdd = +5.0 v)
参数 标识 最小值 典型值 最大值 单位
时钟 参数
3-频道 转换 比率 t
CRA
500 ns
1-频道 转换 比率 t
CRB
160 ns
adcclk pulsewidth t
ADCLK
80 ns
cdsclk1 pulsewidth t
C1
20 ns
cdsclk2 pulsewidth t
C2
60 2 t
ADCLK
– 30 ns
cdsclk1 下落 至 cdsclk2 rising t
C1C2
5ns
adcclk 下落 至 cdsclk2 rising t
ADC2
0ns
cdsclk2 下落 至 adcclk 下落 t
C2AD
30 ns
cdsclk2 下落 至 cdsclk1 rising t
C2C1
10 ns
aperture 延迟 为 cds clocks t
AD
10 ns
串行 接口
最大 sclk 频率 f
SCLK
10 MHz
sload 至 sclk 设置-向上 时间 t
LS
10 ns
sclk 至 sload 支撑 时间 t
LH
10 ns
sdata 至 sclk rising 设置-向上 时间 t
DS
10 ns
sclk rising 至 sdata 支撑 时间 t
DH
10 ns
sclk 下落 至 sdata 有效的 t
RDV
10 ns
数据 输出
输出 延迟 t
OD
13 ns
3-状态 至 数据 有效的 t
DV
15 ns
输出 使能 高 至 3-状态 t
HZ
5ns
latency (pipeline 延迟) 3 (fixed) adcclk 循环
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