–3–rev. 一个
数字的 规格
参数 标识 最小值 典型值 最大值 单位
逻辑 输入
高 水平的 输入 电压 V
IH
2.0 V
低 水平的 输入 电压 V
IL
0.8 V
高 水平的 输入 电流 I
IH
10
µ
一个
低 水平的 输入 电流 I
IL
10
µ
一个
输入 电容 C
在
10 pF
逻辑 输出
高 水平的 输出 电压 V
OH
4.5 V
低 水平的 输出 电压 V
OL
0.1 V
高 水平的 输出 电流 I
OH
50
µ
一个
低 水平的 输出 电流 I
OL
50
µ
一个
specifications 主题 至 改变 没有 注意.
定时 规格
参数 标识 最小值 典型值 最大值 单位
时钟 参数
3-频道 pixel 比率 t
PRA
67 ns
1-频道 pixel 比率 t
PRB
80 ns
adcclk pulsewidth t
ADCLK
30 ns
cdsclk1 pulsewidth t
C1
10 ns
cdsclk2 pulsewidth t
C2
10 ns
cdsclk1 下落 至 cdsclk2 rising t
C1C2
0ns
adcclk 下落 至 cdsclk2 rising t
ADC2
0ns
cdsclk2 rising 至 adcclk rising t
C2ADR
0ns
cdsclk2 下落 至 adcclk 下落 t
C2ADF
30 40 ns
cdsclk2 下落 至 cdsclk1 rising t
C2C1
30 40 ns
adcclk 下落 至 cdsclk1 rising t
ADC1
0ns
aperture 延迟 为 cds clocks t
AD
2ns
串行 接口
最大 sclk 频率 f
SCLK
10 MHz
sload 至 sclk 建制 时间 t
LS
10 ns
sclk 至 sload 支撑 时间 t
LH
10 ns
sdata 至 sclk rising 建制 时间 t
DS
10 ns
sclk rising 至 sdata 支撑 时间 t
DH
10 ns
sclk 下落 至 sdata 有效的 t
RDV
10 ns
数据 输出
输出 延迟 t
OD
8ns
3-状态 至 数据 有效的 t
DV
10 ns
输出 使能 高 至 3-状态 t
HZ
10 ns
latency (pipeline 延迟) 3 (fixed) 循环
specifications 主题 至 改变 没有 注意.
(t
最小值
至 t
最大值
, avdd = 5 v, drvdd = 5 v, cds 模式, f
ADCCLK
= 15 mhz, f
CDSCLK1
= f
CDSCLK2
= 5 mhz,
C
L
= 10 pf, 除非 否则 指出.)
(t
最小值
至 t
最大值
, avdd = 5 v, drvdd = 5 v)
注释
1
直线的 输入 信号 范围 是 从 2 v 至 4 v 当 这 ccd’s 涉及 水平的 是 clamped 至 4 v 用 这 ad9822’s 输入 clamp.
1v 典型值
重置 瞬时
4v 设置 用 输入 clamp (3v 选项 也 有)
2v p-p 最大值 输入 信号 范围
2
这 pga 增益 是 大概 “linear 在 db” 和 跟随 这 等式:
增益
=
+
[
.
.[ ]
]
57
147
63
–G
63
在哪里
G
是 这 寄存器 值. 看 图示 13.
specifications 主题 至 改变 没有 注意.
AD9822
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