AD9831
–5–
rev. 一个
管脚 描述
Mnemonic 函数
电源 供应
AVDD 积极的 电源 供应 为 这 相似物 部分. 一个 0.1
µ
f 解耦 电容 应当 是 连接 在 avdd
和 agnd. avdd 能 有 一个 值 的 +5 v
±
10% 或者 +3.3 v
±
10%.
AGND 相似物 地面.
DVDD 积极的 电源 供应 为 这 数字的 部分. 一个 0.1
µ
f 解耦 电容 应当 是 连接 在 dvdd
和 dgnd. dvdd 能 有 一个 值 的 +5 v
±
10% 或者 +3.3 v
±
10%.
DGND 数字的 地面.
相似物 信号 和 涉及
IOUT 电流 输出. 这个 是 一个 高 阻抗 电流 源. 一个 加载 电阻 应当 是 连接 在 iout
和 agnd.
fs 调整 全部-规模 调整 控制. 一个 电阻 (r
设置
) 是 连接 在 这个 管脚 和 agnd. 这个 确定 这
巨大 的 这 全部-规模 dac 电流. 这 relationship 在 r
设置
和 这 全部-规模 电流 是 作 跟随:
IOUT
全部-规模
= 12.5
×
V
REFIN
/
R
设置
V
REFIN
= 1.21
v 名义上的
,
R
设置
= 3.9 k
Ω
典型
REFIN 电压 涉及 输入. 这 ad9831 能 是 使用 和 也 这 在-板 涉及, 这个 是 有 从 管脚
refout, 或者 一个 外部 涉及. 这 涉及 至 是 使用 是 连接 至 这 refin 管脚. 这 ad9831
accepts 一个 涉及 的 1.21 v 名义上的.
REFOUT 电压 涉及 输出. 这 ad9831 有 一个 在-板 涉及 的 值 1.21 v 名义上的. 这 涉及 是
制造 有 在 这 refout 管脚. 这个 涉及 是 使用 作 这 涉及 至 这 dac 用 连接 refout
至 refin. refout 应当 是 decoupled 和 一个 10 nf 电容 至 agnd.
竞赛 补偿 管脚. 这个 是 一个 补偿 管脚 为 这 内部的 涉及 放大器. 一个 10 nf 解耦 陶瓷的
电容 应当 是 连接 在 竞赛 和 avdd.
数字的 接口 和 控制
MCLK 数字的 时钟 输入. dds 输出 发生率 是 表示 作 一个 二进制的 fraction 的 这 频率 的 mclk. 这
输出 频率 精度 和 阶段 噪音 是 决定 用 这个 时钟.
FSELECT 频率 选择 输入. fselect 控制 这个 频率 寄存器, freq0 或者 freq1, 是 使用 在 这 阶段
accumulator. fselect 是 抽样 在 这 rising mclk 边缘. fselect needs 至 是 在 稳步的 状态 当 一个
mclk rising 边缘 occurs. 如果 fselect 改变 值 当 一个 rising 边缘 occurs, 那里 是 一个 uncertainty 的 一个
mclk 循环 作 至 当 控制 是 transferred 至 这 其它 频率 寄存器. 至 避免 任何 uncertainty, 一个 改变
在 fselect 应当 不 coincide 和 一个 mclk rising 边缘.
WR
写, 边缘-triggered 数字的 输入. 这
WR
管脚 是 使用 当 writing 数据 至 这 ad9831. 这 数据 是 承载
在 这 ad9831 在 这 rising 边缘 的 这
WR
脉冲波. 这个 数据 是 然后 承载 在 这 destination 寄存器 在 这
mclk rising 边缘. 这
WR
脉冲波 rising 边缘 应当 不 coincide 和 这 mclk rising 边缘 作 那里 将 是 一个
uncertainty 的 一个 mclk 循环 关于 这 加载 的 这 destination 寄存器 和 这 新 数据. 这
WR
rising
边缘 应当 出现 在之前 一个 mclk rising 边缘. 这 数据 将 然后 是 承载 在 这 destination 寄存器 在 这
mclk rising 边缘. alternatively, 这
WR
rising 边缘 能 出现 之后 这 mclk rising 边缘 和 这 destination
寄存器 将 是 承载 在 这 next mclk rising 边缘.
D0–D15 数据 总线, 数字的 输入 为 destination 寄存器.
A0–A2 地址 数字的 输入. 这些 地址 位 是 使用 至 选择 这 destination 寄存器 至 这个 这 数字的 数据 是 至
是 写.
psel0, psel1 阶段 选择 输入. 这 ad9831 有 四 阶段 寄存器. 这些 寄存器 能 是 使用 至 改变 这 值 正在
输入 至 这 sin 只读存储器. 这 内容 的 这 阶段 寄存器 能 是 增加 至 这 阶段 accumulator 输出, 这
输入 psel0 和 psel1 selecting 这 阶段 寄存器 至 是 使用. 像 这 fselect 输入, psel0 和 psel1
是 抽样 在 这 rising mclk 边缘. 因此, 这些 输入 需要 至 是 在 稳步的 状态 当 一个 mclk rising
边缘 occurs 或者 那里 是 一个 uncertainty 的 一个 mclk 循环 作 至 当 控制 是 transferred 至 这 选择 阶段
寄存器.
睡眠
低 电源 控制, 起作用的 低 数字的 输入.
睡眠
puts 这 ad9831 在 一个 低 电源 模式. 内部的 clocks
是 无能 和 这 dac’s 电流 来源 和 refout 是 转变 止. 这 ad9831 是 re-使能 用 带去
睡眠
高.
重置
重置, 起作用的 低 数字的 输入.
重置
resets 这 阶段 accumulator 至 零 这个 corresponds 至 一个 相似物
输出 的 midscale.
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