AD9844A
–9–
rev. 0
ccd-模式 和 aux-模式 定时
N
–
10 N
–
9N
–
8N
–
1N
N N+1 N+2 N+9 N+10
t
ID
t
ID
t
S1
t
S2
t
CP
t
INH
t
OD
t
H
注释:
1. 推荐 placement 为 dataclk rising 边缘 是 在 这 shd rising 边缘 和 next shp 下落 边缘.
2. ccd 信号 是 抽样 在 shp 和 shd rising edges.
SHP
SHD
DATACLK
输出
数据
CCD
信号
图示 5. ccd-模式 定时
CCD
信号
有效的 pixels
CLPOB
CLPDM
视力的 黑色 pixels
HORIZONTAL
BLANKING
dummy pixels 有效的 pixels
PBLK
注释:
1. clpob 和 clpdm 将 overwrite pblk. pblk 将 不 影响 clamp 运作 如果 overlapping clpdm 和/或者 clpob.
2. pblk 信号 是 optional.
3. 数字的 输出 数据 将 是 所有 zeros 在 pblk. 输出 数据 latency 是 9 dataclk 循环.
输出
数据
有效的 pixel 数据
ob pixel 数据 dummy 黑色 有效的 数据
图示 6. 典型 ccd-模式 线条 clamp 定时
DATACLK
输出
数据
VIDEO
信号
N
N+1
N+2
N+8
N+9
N
–
10 N
–
9N
–
8N
–
1N
t
ID
t
CP
t
OD
t
H
图示 7. aux-模式 定时
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