AD9803
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黑色 水平的 夹紧
为 准确无误的 信号 处理, 这 ccd 信号 必须 是 谈及-
enced 至 一个 好 established “black 水平的.” 这 ad9803 使用 这
ccd’s 视力的 黑色 (ob) pixels 作 一个 校准 信号, 这个 是
使用 至 establish 这 黑色 水平的. 二 来源 的 补偿 是
addressed 在 这 calibration—the ccd’s 自己的 “black level”
补偿, 和 这 ad9803’s 内部的 补偿 在 这 cds 和 pga
电路系统.
这 反馈 循环 显示 在 图示 28 是 关闭 周围 这
pga 在 这 校准 间隔 (clpob = 低) 至 设置
这 黑色 水平的. 作 这 黑色 pixels 是 正在 processed, 一个 inte-
grator 块 measures 这 区别 在 这 输入 水平的
和 这 desired 涉及 水平的. 这个 区别, 或者 错误, 信号
是 amplified 和 passed 至 这 cds 块 在哪里 它 是 增加 至
这 新当选的 pixel 数据. 作 一个 结果 的 这个 处理, 这 黑色
pixels 是 digitized 在 一个 终止 的 这 模数转换器 范围, 带去 maxi-
mum 有利因素 的 这 有 直线的 范围 的 这 系统.
使用 这 ad9803’s 串行 数字的 接口, 这 黑色 水平的
涉及 将 编写程序 至 16 lsb, 32 lsb, 48 lsb, 或者
64 lsb.
PGA
模数转换器
在
CLPOB
neg ref
积分器
CDS
图示 28. 黑色 水平的 纠正 循环 (simplified)
这 真实的 implementation 的 这个 循环 是 slightly 更多 compli-
cated 作 显示 在 图示 29. 因为 那里 是 二 独立的
cds blocks, 二 黑色 水平的 反馈 循环 是 必需的 和
二 补偿 电压 是 开发. 图示 29 也 显示 一个
额外的 pga 块 在 这 反馈 循环 labeled “rpga.”
这 rpga 使用 这 一样 控制 输入 作 这 pga, 但是 有
这 inverse 增益. 这 rpga 功能 至 attenuate 用 这 一样
因素 作 这 pga amplifies, keeping 这 增益 和 带宽 的
这 循环 常量.
那里 exists 一个 unavoidable mismatch 在 这 二 补偿 电压
使用 至 准确无误的 两个都 cds blocks. 这个 mismatch 导致 一个
slight 区别 在 这 补偿 水平的 为 odd 和 甚至 pixels, 常常
called “pixel-至-pixel offset” 或者 “even-odd 补偿.” 至 compen-
sate 为 这个 mismatch, 这 ad9803 使用 一个 数字的 纠正
电路 之后 这 模数转换器 这个 removes 这 甚至-odd 补偿 是-
tween 这 途径.
PGA
模数转换器
在
CLPOB
neg ref
控制
CDS1
RPGA2
INT2
CDS2
RPGA1
INT1
图示 29. 黑色 水平的 纠正 循环 (详细地)
输入 偏差 水平的 夹紧
这 缓冲 ccd 输出 是 连接 至 这 ad9803 通过
一个 外部 连接 电容. 这 直流 偏差 要点 为 这个 cou-
pling 电容 是 established 在 这 夹紧 (clpdm =
低) 时期 使用 这 “dummy clamp” 循环 显示 在 图示
30. 当 关闭 周围 这 cds, 这个 循环 establishes 这
desired 直流 偏差 要点 在 这 连接 电容.
黑色
水平的 clp
CCD
输入
CLAMP
CLPDM
至 adcpga
CDS
图示 30. 输入 clamp
输入 blanking
在 一些 产品, 这 ad9803’s 输入 将 是 exposed 至
大 信号 从 这 ccd, 也 在 blanking 间隔 或者
“high speed” 模式. 如果 这 信号 是 大 比 这 ad9803’s
1 v p-p 输入 信号 范围, 然后 这 在-碎片 输入 电路系统
将 使湿透. 恢复 时间 从 一个 saturated 状态 可以 是
substantial.
至 避免 问题 有关联的 和 处理 这些 大 tran-
sients, 这 ad9803 包含 一个 输入 blanking 函数. 当
起作用的 (pblk = 低) 这个 函数 stops 这 cds 运作
和 准许 这 用户 至 disconnect 这 cds 输入 从 这
ccd 缓存区. additionally, 这 ad9803’s 数字的 输出 将 所有
go 至 零 当 pblk 是 低.
如果 这 输入 电压 超过 这 供应 栏杆 用 更多 比
0.3 伏特,然后 保护 二极管 将 是 转变 在, 增加
电流 流动 在 这 ad9803 (看 相等的 输入 电路).
此类 电压 水平 应当 是 externally clamped 至 阻止
可能 设备 损坏.
10-位 相似物-至-数字的 转换器 (模数转换器)
这 模数转换器 雇用 一个 multibit pipelined architecture 这个 是
好-suited 为 高 throughput 比率 当 正在 两个都 范围 和
电源 效率高的. 这 multistep pipeline presents 一个 低 输入
电容 结果 在 更小的 在-碎片 驱动 (所需的)东西. 一个
全部地 差别的 implementation 是 使用 至 克服 head-
房间 constraints 的 这 单独的 +3 v 电源 供应.
差别的 涉及
这 ad9803 包含 一个 0.5 v 涉及 为基础 在 一个 差别的,
持续的-时间 bandgap cell. 使用 的 一个 外部 绕过 capaci-
tor 减少 这 涉及 驱动 (所需的)东西, 因此 lowering 这
电源 消耗. 这 差别的 architecture 是 选择 为
它的 能力 至 reject 供应 和 基质 噪音. 必需的 decou-
pling 是 显示 在 图示 31.
VRT
REF
VRB
1
F
0.1
F
0.1
F
图示 31. 涉及 解耦
内部的 定时
这 ad9803’s 在-碎片 定时 电路系统 发生 所有 clocks
需要 为 运作 的 这 cds 和 模数转换器 blocks. 这 用户
needs 仅有的 至 同步 这 shp 和 shd clocks 和 这
ccd 波形, 作 所有 其它 定时 是 处理 内部. 这
adcclk 信号 是 使用 至 strobe 这 输出 数据, 和 能 是
调整 至 accommodate desired 定时. 图示 1 显示 这
推荐 placement 的 adcclk 相关的 至 shp 和
shd.
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