AD9854
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rev. 0
管脚
非. 管脚 名字 函数
55 DACBP 一般 绕过 电容 连接 为 两个都 i 和 q dacs. 一个 0.01
µ
f 碎片 cap 从 这个 管脚 至
avdd 改进 调和的 扭曲量 和 sfdr slightly. 非 连接 是 容许的 (slight sfdr
降级).
56 dac r
设置
一般 连接 为 两个都 i 和 q dacs 至 设置 这 全部-规模 输出 电流. r
设置
= 39.9/i
输出
.
正常的 r
设置
范围
是 从 8 k
Ω
(5 毫安) 至 2 k
Ω
(20 毫安).
61 pll 过滤 这个 管脚 提供 这 连接 为 这 外部 零 补偿 网络 的 这 refclk
乘法器’s pll 循环 filter. 这 零 补偿 网络 组成 的 一个 1.3 k
Ω
电阻 在 序列
和 一个 0.01
µ
f 电容. 这 其它 一侧 的 这 网络 应当 是 connected 至 avdd 作 关闭 作
可能 至 管脚 60. 为 最佳的阶段 noise 效能, 这 refclk 乘法器 能 是 绕过
用 设置 这 “bypass pll”位 在 控制 寄存器 1e.
64 diff clk 差别的 refclk 使能. 一个 高 水平的 的 这个 管脚 使能 这 差别的 时钟 输入, refclk
使能 和 refclkb (管脚 69和 68 各自). 这 最小差别的 信号 振幅
必需的 是 800 mv p-p. 这 centerpoint 或者 一般模式 范围 的 这 差别的 信号 范围
从 1.6 v 至 1.9 v.
68 REFCLKB 这 complementary (180 degrees 输出-的-阶段) 差别的 时钟 信号. 用户 应当 系 这个 管脚
高 或者 低 当 单独的-结束 时钟 模式 是 选择. 一样 信号 水平 作 refclk.
69 REFCLK Single-结束 涉及 时钟 输入 或者 一个 的 二 差别的 时钟 信号. 正常的 3.3 v cmos
逻辑 水平 或者 1 v p-p sine 波 集中 关于 1.6 v.
70 s/p 选择 选择 在 串行 程序编制 模式 (逻辑 低) 和 并行的 程序编制 模式
(逻辑 高).
71 主控 initializes 这 串行/并行的 程序编制 总线 至 prepare 为 用户 程序编制; sets 程序编制
重置 寄存器 至 一个 “do-nothing” 状态 defined 用 这 default 值 seen 在 这 表格 v. 起作用的 在 逻辑
高. asserting 主控 重置 是 essential 为 恰当的 运作 在之上 电源-向上.
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