dac8412/dac8413
–11–
rev. d
表格 i. dac8412/dac8413 逻辑 表格
A1 A0 r/
W CS RS LDAC
输入 reg 输出 reg 模式 DAC
L L L L H L 写 写 Transparent 一个
L H L L H L 写 写 Transparent B
H L L L H L 写 写 Transparent C
H H L L H L 写 写 Transparent D
LLLLH H 写 支撑 写 inputa
LHLLH H 写 支撑 写 inputb
H L L L H H 写 支撑 写 输入 C
H H L L H H 写 支撑 写 输入 D
L L H L H H 读 支撑 读 输入 一个
L H H L H H 读 支撑 读 输入 B
H L H L H H 读 支撑 读 输入 C
H H H L H H 读 支撑 读 输入 D
X X X H H L 支撑 更新 所有 输出 寄存器 所有
X X X H H H 支撑 支撑 支撑 所有
X X X X L X *all 寄存器 重置 至 mid/零-规模 所有
XXXH
g
X *all 寄存器 latched 至 mid/零-规模 所有
*dac8412 resets 至 midscale, 和 dac8413 resets 至 零 规模. l = 逻辑 低; h = 逻辑 高; x - don’t care. 输入 和 输出 寄存器 是 transparent 当
asserted.
这 r/
W
输入, 当 使能 用
CS
, 控制 这 writing 至 和
读 从 这 输入 寄存器.
编码
两个都 这 dac8412 和 dac8413 使用 二进制的 编码. 这 输出-
放 电压 能 是 计算 用:
VV
VV N
输出 REFL
REFH REFL
=+
×
(_)
4096
在哪里
N
是
这 数字的 代号 在 decimal.
重置
这
重置
函数 能 是 使用 也 在 电源-向上 或者 在 任何
时间 在 这 dac
’
s 运作. 这
重置
函数 是 inde-
pendent 的
CS
. 这个 管脚 是 起作用的 低 和 sets 这 dac 输出
寄存器 至 也 中心 代号 为 这 dac8412, 或者 零 代号
为 这 dac8413. 这 重置 至 中心 代号 是 大多数 有用的 当
这 dac 是 配置 为 双极 references 和 一个 输出 的
零 伏特 之后 重置 是 desired.
供应
供应 必需的 是 v
SS
, v
DD
和 v
逻辑
. 这 v
SS
供应 能
是 设置 在
–
15 v 和 0 v. v
DD
是 这 积极的 供应; 它的 运算-
erating 范围 是 在 +5 v 和 +15 v.
V
逻辑
是 这 数字的 输出 供应 电压 为 这 readback
函数. 它 是 正常情况下 连接 至 +5 v. 这个 管脚 是 一个 逻辑
涉及 输入 仅有的. 它 做 不 供应 电流 至 这 设备.
如果 你 是 不使用 这 readback 函数, v
逻辑
能 是 left 打开-
电路.
当 v
逻辑
做 不 supply 电流 至 这 dac8412,
它 做 供应 电流 至 这 数字的 输出 当 readback
是 使用.
放大器
不像 许多 电压 输出 dacs, 这 dac8412 特性 buff-
ered 电压 输出. 各自 输出 是 有能力 的 两个都 sourcing
和 sinking 5 毫安 在
±
10 伏特, eliminating 这 需要 为 外部
放大器 当 驱动 500 pf 或者 小 电容的 加载 在
大多数 applications. 这些 放大器 是 短的-电路 保护.
涉及 输入
所有 四 dacs share 一般 涉及 高 (v
REFH
) 和 谈及-
ence 低 (v
REFL
) 输入. 这 电压 应用 至 这些 涉及
输入 设置 这 输出 高 和 低 电压 限制 的 所有 四 的
这 dacs. 各自 涉及 输入 有 电压 restrictions 和
遵守 至 这 其它 涉及 和 至 这 电源 供应. 这
V
REFL
能 是 设置 在 任何 电压 在 v
SS
和 v
REFH
–
2.5 v,
和 v
REFH
能 是 设置 至 任何 值 在 +v
DD
–
2.5 v 和
V
REFL
+ 2.5 v.便条 那因为 的这些 restrictions 这
DAC8412references 不能 是 inverted (i.e., v
REFL
不能 是
更好 比 v
REFH
).
它 是 重要的 至 便条 那 这 dac8412
’
s v
REFH
输入 两个都
sinks 和 来源 电流. 也 这 输入 电流 的 两个都 v
REFH
和 v
REFL
是 代号 依赖. 许多 references 有 限制
电流 sinking 能力 和 必须 是 缓冲 和 一个 放大器-
fier 至 drive v
REFH
. 这 v
REFL
有 非 此类 特定的 requirements.
它 是 推荐 那 这 涉及 输入 是 绕过 和
0.2
µ
f 电容 当 运行 和
±
10 v references. 这个
限制 这 涉及 带宽.
数字的 i/o
看 表格 i 为 数字的 控制 逻辑 真实 表格. 数字的 i/o组成
的 一个 12-位 双向的 数据 总线, 二 寄存器 选择 输入, a0
和 a1, 一个 r/
W
输入, 一个
重置
输入, 一个 碎片 选择 (
CS
), 和
一个 加载 dac (
LDAC
) 输入. 控制 的 这 dacs 和 总线
方向 是 决定 用 这些 输入 作 显示 在 t能 i.
数字的 数据 位 是 labeled 和 这 msb 定义 作 数据 位
“
11
”
和 这 lsb 作 数据 位
“
0.
”
所有 数字的 管脚 是 ttl/
cmos compatible.
看 图示 35 为 一个 simplified i/o 逻辑 图解. 这 寄存器
选择 输入 a0 和 a1 选择 单独的 dac 寄存器
“
一个
”
(二进制的 代号 00)通过
“
D
”
(二进制的 代号 11). 解码 的
这 寄存器 是 使能 用 这
CS
输入. 当
CS
是 高 非
解码 takes 放置, 和 neither 这 writing 也不 这 读 的
这 输入 寄存器 是 使能. 这 加载 的 这 第二 bank 的
寄存器 是 控制 用 这 异步的
LDAC
输入. 用 tak-
ing
LDAC
低 当
CS
是 使能, 所有 输出 寄存器 能 是
updated 同时发生地. 便条 那 这 t
LDW
必需的 pulsewidth
为 updating 所有 dacs 是 一个 最小 的 170 ns.
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