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资料编号:254064
 
资料名称:AD664BD-BIP
 
文件大小: 566.41K
   
说明
 
介绍:
Monolithic 12-Bit Quad DAC
 
 


: 点此下载
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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
AD664
rev. c
–10–
occupies 这 topmost 第八 位 的 这 输入 文字. 这 last 四
位 的 这 输入 文字 是 “don’t cares.”
图示 15 显示 这 format 的 这 模式 选择 文字. 这
第一 四 位 决定 这 增益 范围 的 这 dac. 当 设置 至
是 一个 增益 的 1, 这 输出 的 这 dac spans 一个 电压 的 1 时间
这 涉及. 当 设置 至 一个 增益 的 2, 这 输出 的 这 dac
spans 一个 电压 的 2 时间 这 涉及.
这 next 四 位 决定 这 模式 的 这 dac. 当 设置 至
单极的, 这 输出 变得 从 0 至 ref 或者 0 至 2 ref.
当 这 双极 模式 是 选择, 这 输出 变得 从
–ref/2 至 ref/2 或者 –ref 至 ref.
图示 15. 模式 选择 文字 format
加载 和 更新 模式 的 一个 dac
在 这个 next 例子, 这 物体 是 至 加载 新 模式 informa-
tion 为 一个 的 这 dacs 在 这 第一 分级 的 latches 和 然后
立即 更新 这 第二 分级. 这个 是 完毕 用 putting 这
新 模式 信息 (8-位 文字 长度) 面向 这 databus.
然后
MS
LS
是 牵引的 低. 下列的 那,
CS
是 牵引的
低. 这个 负载 这 模式 信息 在 这 第一 分级 的
latches.
LS
是 然后 brought 高. 这个 action updates 这 第二
分级 的 latches (和, 因此, 这 dac 输出). 这 加载
循环 ends 当
CS
是 brought 高.
在 reality, 这个 加载 循环 really updates 这 模式 的 所有 这
dacs, 但是 这 效应 是 至 仅有的 改变 这 模式 的 那些
dacs 谁的 模式 选择 信息 有 的确 changed.
图示 16a. 加载 和 更新 模式 的 一个 dac
25
CT
最小值
至 t
最大值
标识 最小值 (ns) 最小值 (ns)
t
MS
00
t
LS
*0 0
t
DS
00
t
LW
60 70
t
CH
70 80
t
DH
00
t
MH
00
*for t
LS
> 0, 这 宽度 的
LS
必须 是
增加 用 这 一样 数量 那
t
LS
是 更好 比 0 ns.
图示 16b. 加载 和 更新 模式 的 一个 dac 定时
preloading 这 模式 选择 寄存器
模式 数据 能 是 写 在 这 第一 分级 的 这 模式 选择
获得 没有 changing 这 模式 目前 正在 使用. 这个
特性 是 有用的 当 一个 用户 wants 至 preload 新 模式 infor-
mation 在 anticipation 的 strobing 那 在 在 一个 future 时间. 图-
ure 17 illustrates 这 准确无误的 sequence 和 定时 的 控制
信号 至 accomplish 这个 task.
这个 准许 这 用户 至 “preload” 这 数据 至 一个 dac 和 strobe
它 在 这 输出 获得 在 一些 future 时间. 这 用户 可以 做
这个 用 reproducing 这 sequence 的 信号 illustrated 在 计算数量
17c 和 17d.
图示 17a. preload 模式 选择 寄存器
图示 17b. preload 模式 选择 寄存器 定时
1
0
1
0
数据
输入/输出
地址
qs0,qs1,qs2
ds0,ds1
_________
__
MS
__
CS
t
MS
t
MH
t
W
图示 17c. 更新 第二 分级 的 模式 选择 获得
25
CT
最小值
至 t
最大值
标识 最小值 (ns) 最小值 (ns)
t
MS
00
t
MH
00
t
W
80 100
图示 17d. 更新 第二 分级 的 模式 选择 获得
定时
transparent 运作 (44-管脚 版本)
transparent 运作 准许 数据 从 这 输入 的 这
ad664 至 是 transferred 在 这 dac 寄存器 没有 这
intervening 步伐 的 正在 latched 在 这 第一 分级 的 latches.
二 模式 的 transparent 运作 exist, 这 “partially trans-
parent” 模式 和 一个 “fully transparent” 模式. 在 这 “partially
transparent” 模式, 一个 的 这 dacs 是 transparent 当 这
remaining 三 continue 至 使用 这 数据 latched 在 它们的
各自的 输入 寄存器. 两个都 模式 需要 一个 12-位 宽
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