内部的 时钟
在 内部的 时钟 模式, 这 max186/max188 发生
它们的 自己的 转换 时钟 内部. 这个 frees 这
微处理器 从 这 burden 的 运动 这 sar con-
版本 时钟, 和 准许 这 转换 结果 至 是
读 后面的 在 这 处理器’s convenience, 在 任何 时钟
比率 从 零 至 典型地 10mhz. sstrb 变得 低 在 这
开始 的 这 转换 和 然后 变得 高 当 这 con-
版本 是 完全. sstrb 将 是 低 为 一个 最大 的
10µs, 在 这个 时间 sclk 应当 仍然是 低 为 最好的
噪音 效能. 一个 内部的 寄存器 stores 数据 当
这 转换 是 在 progress. sclk clocks 这 数据 输出
在 这个 寄存器 在 任何 时间 之后 这 转换 是 com-
plete. 之后 sstrb 变得 高, 这 next 下落 时钟 边缘
将 生产 这 msb 的 这 转换 在 dout, fol-
lowed 用 这 remaining 位 在 msb-第一 format (看
图示 9).
CS
做 不 需要 至 是 使保持 低 once 一个 con-
版本 是 started. 拉
CS
高 阻止 数据 从
正在 clocked 在 这 max186/max188 和 三-
states dout, 但是 它 做 不 反而 效应 一个 内部的
时钟-模式 转换 already 在 progress. 当 inter-
nal 时钟 模式 是 选择, sstrb 做 不 go 在 一个
高-阻抗 状态 当
CS
变得 高.
图示 10 显示 这 sstrb 定时 在 内部的 时钟
模式. 在 内部的 时钟 模式, 数据 能 是 shifted 在 和
输出 的 这 max186/max188 在 时钟 比率 exceeding
4.0mhz, 提供 那 这 最小 acquisition 时间, t
AZ
,
是 保持 在之上 1.5µs.
max186/max188
低-电源, 8-频道,
串行 12-位 adcs
______________________________________________________________________________________ 13
• • •
• • •
• • •
• • •
t
SDV
t
SSTRB
pd0 clocked 在
t
STR
SSTRB
SCLK
CS
t
SSTRB
• • •
• • • • •
SSTRB
CS
SCLK
DIN
DOUT
14 8
12
18
20
24
开始
SEL2 SEL1 SEL0
uni/
插件
scl/
DIFF
PD1 PD0
B11
MSB
B10 B9 B2 B1
B0
LSB
ACQUISITION
1.5µs (clk = 2mhz)
空闲
filled 和
ZEROS
空闲
CONVERSION
10µs 最大值
一个/d 状态
2 3 5 6 7 9 10 11 19 21 22 23
t
CONV
图示 8. 外部 时钟 模式 sstrb 详细地 定时
图示 9. 内部的 时钟 模式 定时
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