®
DDC101
8
图示 6. 数据 transmit 定时 图解.
图示 4. 转换 定时 图解.
输入
范围
输出
Format
建制 在
数据 时钟
(4mhz, 最大值 为 建制)
ACQ
LSB
t
5
重置 建制 在
ACQ
MSB
读 读 读 读
t
6
t
7
图示 5. 输入/输出 定时 diagram—setup 定时 图解.
系统
时钟
数据 有效的
输出
数据 transmit
在
数据 输出
数据 时钟
(8mhz, 最大值 为 数据)
t
10
ddc(1)
位 1, msb
ddc(n)
位 21, lsb
DDC
(n+1)
位 1
输出 无能
last ddc
位 21
输出 使能
输出 无能
t
12
数据 能 是 读 在 rising 或者 下落 边缘 的 数据 时钟
数据 transmit 在 resets 数据 有效的 输出.
t
9
t
11
t
13
t
17
t
8
持续的 integration 定时
非-持续的 integration 定时
系统
时钟
fds 在
内部的
Oversampling
间隔
内部的
重置
系统
时钟
fds 在
内部的
Oversampling
间隔
内部的
重置
fds 在 应当 是 coincident 和 负的 时钟.
fds initiates oversampling 时期.
m 时钟 时期
终止 的 oversample 时期
initiates 重置 为 next integration.
fds 在 应当 是 coincident 和 负的 时钟.
fds initiates oversampling 时期.
终止 的 fds 在
initiates 终止 的 内部的 重置.
终止 的 oversample
时期 initiates
重置.
当 内部的 重置 时期 ends,
next integration begins.
数据 有效的
输出
t
2
t
1
t
3
数据 有效的 输出
next integration begins 当 1 时钟
时期 宽 内部的 重置 ends.
m 时钟 时期
t
4
T
INT
'
T
INT
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