DIT4096
6
SBOS225A
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主控 时钟
这 dit4096 需要 一个 主控 时钟 为 运作. 这个
时钟 必须 是 有提供的 在 这 mclk 输入 (管脚 6). 这
最大 主控 时钟 频率 那 将 是 有提供的 至
mclk 是 25mhz. 表格 i 显示 主控 时钟 比率 为
一般 输入 抽样 发生率.
频道 一个X XYYZ 频道 一个 频道 一个 频道 b频道 bchannel b
框架 191 框架 0 框架 1
开始 的 频道 状态 块
一个 sub-框架
Preamble aux 数据 LSB MSB V U C P
27 28 29 30 31
音频的 数据
validity 数据
用户 数据
parity 位
频道 状态 数据
位: 0 3 4 7 8
图示 3. aes-3 框架 format.
主控 时钟 频率 (mhz)
256
•
f
S
384
•
f
S
512
•
f
S
抽样
频率 (khz)
22.05 5.6448 8.4672 11.2896
24 6.144 9.216 12.288
32 8.192 12.288 16.384
44.1 11.2896 16.9344 22.5792
48 12.288 18.432 24.576
88.2 22.5792 n/一个 n/一个
96 24.576 n/一个 n/一个
表格 i. 主控 时钟 发生率 为 一般 抽样 比率.
为 软件 模式, 这 主控 时钟 频率 选择 是
编写程序 使用 这 clk0 和 clk1 位 在 控制
寄存器 02
H
. 为 硬件 模式, 这 clk0 (管脚 5) 和
clk1 (管脚 4) 输入 是 使用 至 选择 这 主控 时钟
频率. 表格 ii 显示 这 有 mclk 频率
selections.
重置 和电源-向下
运作
这 dit4096 包含 一个 重置 输入,
RST
(管脚 15), 这个 是
使用 至 强迫 一个 重置 sequence. 当 这 dit4096 是 第一
powered 向上, 这 用户 必须 assert
RST
低, 在 顺序 至 开始
这 重置 sequence. 这
RST
输入 必须 是 低 为 一个 迷你-
mum 的 500ns. 这
RST
输入 是 然后 强迫 高 至 使能
正常的 运作. 为 软件 模式, 这 重置 sequence 将
强迫 所有 内部的 寄存器 至 它们的 default settings. 在 增加,
这 重置 sequence 将 强迫 所有 频道 状态 位 至 0 在
软件 模式.
当 这
RST
输入 是 低, 这 传输者 输出,
TX
–
(管脚 17) 和 tx+ (管脚 18), 是 强迫 至 ground.
在之上 设置
RST
高, 这 tx
–
和 tx+ 输出 将 仍然是
低 直到 这 rising 边缘 的 这 同步 时钟 是 发现 在
管脚 12. once 这个 occurs, 这 tx
–
和 tx+ 输出 将
变为 起作用的 和 是 驱动 用 这 输出 的 这 aes-3
encoder.
在 软件 模式, 这 dit4096 也 包含 软件 重置
和 电源-向下 位, located 在 控制 寄存器 02
H
. 这
软件 重置 位,
RST
, 和 这 软件 电源-向下 位,
pdn, 是 两个都 起作用的 高.
音频的 串行 端口
这 音频的 串行 端口 是 一个 3-线 接口 使用 至 连接 这
dit4096 至 一个 音频的 源, 此类 作 一个 一个/d 转换器 或者
dsp. 这 端口 支持 抽样 发生率 向上 至 96khz.
这 端口 信号 包含 sdata (管脚 13), 同步 (管脚 12), 和
sclk (管脚 11). 这 sdata 管脚 是 这 串行 数据 输入 为 这
端口. 这 sclk 管脚 将 是 也 一个 输入 或者 输出, 和 是
使用 至 时钟 串行 数据 在 这 端口. 这 同步 管脚 将 是
控制 位 或者 输入 管脚
CLK1 CLK0
主控 时钟 (mclk) 选择
0 0 Unused
0 1 256
•
f
S
1 0 384
•
f
S
1 1 512
•
f
S
表格 ii. 主控 时钟 比率 选择 为 软件 和
硬件 模式.
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