20 块 图解
TLF8582–2
图示 1
30 函数的 描述
(谈及 至
图示 1
)
RECEIVE DESERIALIZER
这 Receive Deserializer 是 使活动 当 这 输入 信号
运输车 Sense 是 asserted 至 准许 新当选的 位 至 是 变换-
ed 在 这 变换 寄存器 用 这 receive clock 这 串行
receive 数据 是 也 routed 至 这 CRC generatorchecker
这 Receive Deserializer 包含 一个 synch 探测器 这个
发现 这 SFD (开始 的 框架 delimiter) 至 establish
在哪里 字节 boundaries 在里面 这 串行 位 stream 是 locat-
ed 之后 每 第八 receive clocks 这 字节 宽 数据 是
transferred 至 这 16-字节 先进先出 和 这 Receive 字节 计数
是 incremented 这 第一 六 字节 之后 这 SFD 是
审查 为 有效的 comparison 用 这 地址 Recognition
Logic 如果 这 地址 Recognition 逻辑 做 不 认识
这 packet 这 先进先出 是 cleared
CRC GENERATORCHECKER
在 transmission 这 CRC 逻辑 发生 一个 local CRC
地方 为 这 transmitted 位 sequence 这 CRC encodes 所有
地方 之后 这 synch byte 这 CRC 是 shifted 输出 MSB 第一
下列的 这 last transmit byte 在 reception 这 CRC
逻辑 发生 一个 CRC 地方 从 这 新当选的 packet 这个
local CRC 是 serially 对照的 至 这 新当选的 CRC ap-
pended 至 这 终止 的 这 小包装板盒 用 这 transmitting node 如果
这 local 和 received CRC match 一个 明确的 模式 将 是
发生 和 解码 至 表明 非 数据 errors trans-
使命 errors 结果 在 一个 不同的 模式 和 是 detected
结果 在 拒绝 的 一个 packet
TRANSMIT SERIALIZER
这 Transmit Serializer 读 并行的 数据 从 这 先进先出
和 serializes 它 为 transmission 这 serializer 是 clocked 用
这 transmit 时钟 发生 用 这 串行 网络 接口
(dp8391) 这 串行 数据 是 也 shifted 在 这 CRC gen-
eratorchecker 在 这 beginning 的 各自 transmission 这
Preamble 和 Synch 发生器 append 62 位 的 10 前-
amble 和 一个 11 synch pattern 之后 这 last 数据 字节 的
这 小包装板盒 有 被 serialized 这 32-位 FCS 地方 是 shifted
直接地 输出 的 这 CRC generator 在 这 事件 的 一个 collision
这 Preamble 和 Synch 发生器 是 使用 至 发生 一个
32-位 JAM 模式 的 所有 1’s
地址 RECOGNITION 逻辑
这 地址 recognition 逻辑 比较 这 Destination ad-
dress 地方 (第一 6 字节 的 这 received 小包装板盒) 至 这 phys-
ical 地址 寄存器 贮存 在 这 地址 寄存器 Array
如果 任何 一个 的 这 六 字节 做 不 相一致 这 前-pro-
grammed 物理的 address 这 协议 控制 逻辑 re-
jects 这 packet 所有 multicast destination 地址 是 fil-
tered 使用 一个 hashing technique (看 寄存器 description)
如果 这 multicast 地址 indexes 一个 位 那 有 被 设置 在
这 过滤 位 排列 的 这 Multicast 地址 寄存器 排列
这 小包装板盒 是 accepted 否则 它 是 rejected 用 这 proto-
col 控制 Logic 各自 destination 地址 是 也 审查
为 所有 1’s 这个 是 这 保留 broadcast address
先进先出 和 先进先出 控制 逻辑
这 NIC 特性 一个 16-字节 FIFO 在 传递 这
DMA 写 数据 在 这 先进先出 和 这 Transmit Serializer
读 数据 从 这 先进先出 和 transmits it 在 reception
这 Receive Deserializer 写 数据 在 这 先进先出 和 这
DMA 读 数据 从 这 FIFO 这 先进先出 控制 逻辑 是
使用 至 计数 这 号码 的 字节 在 这 先进先出 所以 那 之后
一个 preset level 这 DMA 能 begin 一个 总线 进入 和 write
读 数据 tofrom 这 先进先出 在之前 一个 先进先出 underflowover-
流动 occurs
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