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DP83815
2.0 管脚 描述
pci 总线 接口
标识
lqfp 管脚
非(s)
lbga 管脚
非(s) Dir 描述
ad[31-0] 66, 67, 68, 70,
71, 72, 73, 74,
78, 79, 81, 82,
83, 86, 87, 88,
101, 102, 104,
105, 106, 108,
109, 110, 112,
113, 115, 116,
118, 119, 120,
121
k3, k2, k4,
l3, l2, m1,
n3, p3, l4
n5, m5, l5,
n6, l6, n7,
p7, n10, l10,
m11, n11,
p12, n12,
m13, m14,
l12, l14,
k13, k14,
k11, j13, j14,
J12
i/o
地址 和 数据:
多路复用 地址 和 数据 总线. 作 一个 总线
主控, 这 dp83815 将 驱动 地址 在 这 第一 总线 阶段.
在 subsequent 阶段, 这 dp83815 将 也 读 或者 写
数据 expecting 这 目标 至 increment 它的 地址 pointer. 作 一个 总线
目标, 这 dp83815 将 decode 各自 地址 在 这 总线 和
respond 如果 它 是 这 目标 正在 addressed.
cben[3-0] 75,
89,
100,
111
n4,
l7,
m10,
L13
i/o
总线 command/字节 使能:
在 这 地址 阶段 这些
信号 定义 这 “bus command” 或者 这 类型 的 总线 transaction 那
将 引领 放置. 在 这 数据 phase 这些 管脚 表明 这个 字节
lanes 包含 有效的 数据. cben[0] 应用 至 字节 0 (位 7-0) 和
cben[3] 应用 至 字节 3 (位 31-24) 在 这 little endian 模式. 在
big endian 模式, cben[3] 应用 至 字节 0 (位 31-24) 和
cben[0] 应用 至 字节 3 (位 7-0).
PCICLK 60 H4 I
时钟:
这个 pci 总线 时钟 提供定时 为 所有 总线 阶段. 这
rising 边缘 定义 这 开始 的 各自 阶段. 这 时钟 频率
范围 从 0 至 33 mhz.
DEVSELN 95 P9 i/o
设备 选择:
作 一个 总线 主控, 这 dp83815 样本 这个 信号 至
insure 那 这 destination 地址 为 这 数据 转移 是 公认的
用 一个 pci 目标. 作 一个 目标, 这 dp83815 asserts 这个 信号 低
当 它 recognizes 它的 地址 之后 framen 是 asserted.
FRAMEN 91 M7 i/o
框架:
作 一个 总线 主控, 这个 信号 是 asserted 低 至 表明 这
beginning 和 持续时间 的 一个 总线 transaction. 数据 转移 takes
放置 当 这个 信号 是 asserted. 它 是 de-asserted 在之前 这
transaction 是 在 它的 最终 阶段. 作 一个 目标, 这 设备 monitors 这个
信号 在之前 解码 这 地址 至 审查 如果 这 电流 transaction
是 addressed 至 它.
GNTN 63 J2 I
grant:
这个 信号 是 asserted 低 至 表明 至 这 dp83815 那 它
有 被 准予 ownership 的 这 总线 用 这 central arbiter. 这个
输入 是 使用 当 这 dp83815 是 行为 作 一个 总线 主控.
IDSEL 76 M4 I
initialization 设备 选择:
这个 管脚 是 抽样 用 这 dp83815 至
identify 当 配置 读 和 写 accesses 是 将 为
它.
INTAN 61 J1 O
中断 一个:
这个 信号 是 asserted 低 当 一个 中断 情况
occurs 作 定义 在 这 中断 状态 寄存器, 中断 掩饰,
和 中断 使能 寄存器.
IRDYN 92 P8 i/o
initiator 准备好:
作 一个 总线 主控, 这个 信号 将 是 asserted 低
当 这 dp83815 是 准备好 至 完全 这 电流 数据 阶段
transaction. 这个 信号 是 美国ed 在 conjunction 和 这 trydn
信号. 数据 transaction takes 放置 在 这 rising 边缘 的 pciclk
当 两个都 irdyn 和 trdyn 是 asserted 低. 作 一个 目标, 这个
信号 indicates 那 这 主控 有 放 这 数据 在 这 总线.
PAR 99 P10 I/o
parity:
这个 信号 indicates 甚至 parity 横过 ad[31-0] 和
cben[3-0] 包含 这 par 管脚. 作 一个 主控, par 是 asserted
在 地址 和 写 数据 阶段.作 一个 目标, par 是 asserted
在 读 数据 阶段.
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