ds2143/ds2143q
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地址
a7 至 a0
十六进制 r/w 寄存器
名字
01001101 4D r/w Transmit
Signaling
寄存器 14.
01001110 4E r/w Transmit
Signaling
寄存器 15.
01001111 4F r/w Transmit
Signaling
寄存器 16.
便条: 所有 值 表明 在里面 这 地址
column 是 hexadecimal.
2.0 并行的 端口
这 ds2143 是 控制 通过 一个 多路复用 双向的 地址/数据 总线 用 一个 外部 微控制器
或者 微处理器. 这 ds2143 能 运作 和 也 intel 或者 motorola 总线 定时 配置. 如果
这 bts 管脚 是 系 低, intel 定时 将 是 选择; 如果 系 高, motorola 定时 将 是 选择. 所有
motorola 总线 信号 是 列表 在 parentheses (). 看 这 定时 图解 在 这 交流 电的
特性 为 更多 详细信息. 这 多路复用 总线 在 这 ds2143 saves 管脚 因为 这 地址
信息 和 数据 信息 share 这 一样 信号 paths. 这 地址 是 提交 至 这 管脚 在
这 第一 portion 的 这 总线 循环 和 数据 将 是 transferred 在 这 管脚 在 第二 portion 的 这 总线
循环. 地址 必须 是 有效的 较早的 至 这 下落 边缘 的 ale(作), 在 这个 时间 这 ds2143 latches
这 地址 从 这 ad0 至 ad7 管脚. 有效的 写 数据 必须 是 呈现 和 使保持 稳固的 在 这 后来的
portion 的 这 ds 或者
WR
脉冲. 在 一个 读 循环, 这 ds2143 输出 一个 字节 的 数据 在 这 latter
portion 的 这 ds 或者
RD
脉冲. 这 读 循环 是 terminated 和 这 总线 returns 至 一个 高 阻抗
状态 作
RD
transitions 高 在 intel 定时 或者 作 ds transitions 低 在 motorola 定时.
3.0 控制 和 测试 寄存器
这 运作 的 这 ds2143 是 配置 通过 一个 设置 的 five 寄存器. 典型地, 这 控制 寄存器 是
仅有的 accessed 当 这 系统 是 第一 powered 向上. once 这 ds2143 有 被 initialized, 这 控制
寄存器 将 仅有的 需要 至 是 accessed 当 那里 是 一个 改变 在 这 系统 配置. 那里 是 二
receive 控制 寄存器 (rcr1 和 rcr2), 二 transmit 控制 寄存器 (tcr1 和 tcr2), 和 一个
一般 控制 寄存器 (ccr). 各自 的 这 five 寄存器 是 描述 在 这个 部分.
这 测试 寄存器 在 地址 15 十六进制 是 使用 用 这 工厂 在 测试 这 ds2143. 在 电源-向上, 这 测试
寄存器 应当 是 设置 至 00 十六进制 在 顺序 为 这 ds2143 至 运作 合适的.
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