ds5002fp secure 微处理器 碎片
8 的 25
交流 characteristics—byte-宽 地址/数据 总线 定时
(v
CC
= 5v ±10%, t
一个
= 0°c 至 +70°c.) (图示 6)
# 参数 标识 最小值 最大值 单位
40
延迟 至 字节-wide 地址 有效的 从
CE1
,
CE2
, 或者
CE1N
低 在 运算 代号 fetch
t
CE1LPA
30 ns
41
脉冲波 width 的
CE
1–4,
PE
1–4, 或者
CE1N
t
CEPW
4t
CLK
- 35 ns
42
字节-wide 地址 支撑 之后
CE1
,
CE2
, 或者
CE1N
高 在 运算 代号 fetch
t
CE1HPA
2t
CLK
- 20 ns
43
字节-wide 数据 建制 至
CE1
,
CE2
, 或者
CE1N
高 在 运算 代号 fetch
t
OVCE1H
1t
CLK
+ 40 ns
44
字节-wide 数据 支撑 之后
CE1
,
CE2
, 或者
CE1N
高 在 运算 代号 fetch
t
CE1HOV
0 ns
45
字节-wide 地址 支撑 之后
CE
1–4,
PE
1–4, 或者
CE1N
高 在 movx
t
CEHDA
4t
CLK
- 30 ns
46
延迟 从 字节-wide 地址 有效的
CE
1–4,
PE
1–4, 或者
CE1N
低 在 movx
t
CELDA
4t
CLK
- 35 ns
47
字节-wide 数据 建制 至
CE
1–4,
PE
1–4, 或者
CE1N
高 在 movx (读)
t
DACEH
1t
CLK
+ 40 ns
48
字节-wide 数据 支撑 之后
CE
1–4,
PE
1–4, 或者
CE1N
高 在 movx (读)
t
CEHDV
0 ns
49
字节-宽 地址 有效的 至 r/
W
起作用的 在
movx (写)
t
AVRWL
3t
CLK
- 35 ns
50
延迟 从 r/
W
低 至 有效的 数据 输出 在
movx (写)
t
RWLDV
20 ns
51
有效的 数据 输出 支撑 时间 从
CE
1–4,
PE
1–4, 或者
CE1N
高
t
CEHDV
1t
CLK
- 15 ns
52
有效的 数据 输出 支撑 时间 从 r/
W
高
t
RWHDV
0 ns
53
写 脉冲波 宽度 (r/
W
低 时间)
t
RWLPW
6t
CLK
- 20 ns
图示 6. 字节-宽 总线 定时