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(持续)
典型的 阻抗 (90
Ω
至 120
Ω
典型) 的 这 缆索.
图示 18
显示 一个 例子. 非 额外的 拉-向上 或者 拉-
向下 电阻器 是 需要 作 和 一些 其它 差别的
科技 此类 作 pecl. 表面 挂载 电阻器 是
推荐 至 避免 这 额外的 电感 那 交流-
公司 含铅的 电阻器. 这些 电阻器 应当 是
放置 作 关闭 作 可能 至 这 接受者 输入 管脚 至 re-
duce stubs 和 effectively terminate 这 差别的 线条.
解耦 电容:
Bypassing 电容 是
需要 至 减少 这 impact 的 切换 噪音 这个 可以
限制 效能. 为 一个 conservative approach 三
并行的-连接 解耦 电容 (multi-layered ce-
ramic 类型 在 表面 挂载 表格 因素) 在 各自 V
CC
和 这 地面 平面(s) 是 推荐. 这 三 ca-
pacitor 值 是 0.1 µf, 0.01µf 和 0.001 µf. 一个 例子
是 显示 在
图示 19
. 这 设计者 应当 雇用 宽
查出 为 电源 和 地面 和 确保 各自 电容 有
它的 自己的 通过 至 这 地面 平面. 如果 板 空间 是 限制的 这
号码 的 绕过 电容, 这 PLL V
CC
应当 receive
这 大多数 过滤/bypassing. Next 将 是 这 LVDS V
CC
管脚 和 最终 这 逻辑 V
CC
管脚.
时钟 jitter:
这 频道 LINK 设备 雇用 一个
PLL 至 发生 和 recover 这 时钟 transmitted 横过 这
LVDS 接口. 这 宽度 的 各自 位 在 这 serialized LVDS
数据 stream 是 一个-seventh 这 时钟 时期. 为 例子, 一个
75 MHz 时钟 有 一个 时期 的 13.33 ns 这个 结果 在 一个
数据 位 宽度 的 1.90 ns. 差别的 skew (
∆
t 在里面 一个 dif-
ferential 一双), interconnect skew (
∆
t 的 一个 差别的 一双 至
另一) 和 时钟 jitter 将 所有 减少 这 有 window
为 抽样 这 LVDS 串行 数据 streams. 小心 必须 是
带去 至 确保 那 这 时钟 输入 至 这 传输者 是 一个
clean 低 噪音 信号. 单独的 bypassing 的 各自 V
CC
至
地面 将 降低 这 噪音 passed 在 至 这 pll, 因此
creating 一个 低 jitter LVDS 时钟. 这些 measures 提供
更多 余裕 为 频道-至-频道 skew 和 interconnect
skew 作 一个 部分 的 这 整体的 jitter/skew budget.
一般 模式 vs. 差别的 模式 噪音 三月-
gin:
这 典型 信号 摆动 为 LVDS 是 300 mV 集中
在 +1.2v. 这 频道 LINK 接受者 支持 一个 100 mV
门槛 因此 供应 大概 200 mV 的 differ-
ential 噪音 余裕. 一般 模式 保护 是 的 更多 im-
portance 至 这 system’s 运作 预定的 至 这 差别的
数据 传递. LVDS 支持 一个 输入 电压 范围 的
地面 至 +2.4v. 这个 准许 为 一个
±
1.0v shifting 的 这 cen-
ter 要点 预定的 至 地面 潜在的 differences 和 一般
模式 噪音.
电源 SEQUENCING 和 POWERDOWN 模式:
输出-
puts 的 这 CNANNEL LINK 传输者 仍然是 在 触发-状态
直到 这 电源 供应 reaches 2v. 时钟 和 数据 输出
将 begin 至 toggle 10 ms 之后 V
CC
有 reached 3V 和 这
Powerdown 管脚 是 在之上 1.5v. 也 设备 将 是 放置
在 一个 powerdown 模式 在 任何 时间 用 asserting 这 电源-
向下 管脚 (起作用的 低). 总的 电源 消耗 为 各自 de-
恶行 将 decrease 至 5 µW (典型).
这 频道 LINK chipset 是 设计 至 保护 它自己
从 意外的 丧失 的 电源 至 也 这 传输者 或者 re-
ceiver. 如果 电源 至 这 transmit 板 是 lost, 这 接受者
clocks (输入 和 输出) 停止. 这 数据 输出 (rxout) re-
tain 这 states 它们 是 在 当 这 clocks stopped. 当
这 接受者 板 loses 电源, 这 接受者 输入 是
短接 至 V
CC
通过 一个 内部的 二极管. 电流 是 限制
(5 毫安 每 输入) 用 这 fixed 电流 模式 驱动器, 因此
avoiding 这 潜在的 为 latchup 当 powering 这 设备.
ds100871-24
图示 18. LVDS Serialized Link 末端
ds100871-25
图示 19. 频道 LINK
解耦 配置
ds90cr217/ds90cr218
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