Resynchronization
(持续)
推荐 是 至 提供 一个 反馈 循环 使用 这
锁 管脚 它自己 至 控制 这 同步 要求 的 这 Serializer
(sync1 或者 sync2). 双 同步 管脚 是 提供 为 mul-
tiple 控制 在 一个 multi-漏出 应用. Sending 同步 pat-
terns 为 resynchronization 是 desirable 当 锁 时间
在里面 一个 明确的 时间 是 核心的. 不管怎样, 这 Deserializer
能 锁 至 随机的 数据, 这个 是 discussed 在 这 next
部分.
随机的 锁 Initialization 和
Resynchronization
这 initialization 和 resynchronization 方法 描述
在 它们的 各自的 sections 是 这 fastest 方法 至 establish
这 link 在 这 Serializer 和 deserializer. 不管怎样,
这 DS92LV1212A 能 attain 锁 至 一个 数据 stream 没有
需要 这 Serializer 至 send 特定的 同步 patterns. 这个
准许 这 DS92LV1212A 至 运作 在 “open-loop” applica-
tions. Equally 重要的 是 这 Deserializer’s 能力 至 支持
hot 嵌入 在 一个 运动 backplane. 在 这 打开 循环 或者
hot 嵌入 情况, 我们 假设 这 数据 stream 是 essentially
随机的. 因此, 因为 锁 时间 varies 预定的 至 数据
stream 特性, 我们 不能 possibly 预言 精确的 锁
时间. 这 primary constraint 在 “random” 锁 时间 是 这
最初的 阶段 relation 在 这 新当选的 数据 和 这
REFCLK 当 这 Deserializer powers 向上. 作 描述 在
这 next paragraph, 这 数据 包含 在 这 数据 stream
能 也 影响 锁 时间.
如果 一个 明确的 模式 是 repetitive, 这 Deserializer 可以 enter
“false lock” - falsely recognizing 这 数据 模式 作 这
clocking 位. 我们 谈及 至 此类 一个 模式 作 一个 repetitive
multi-转变, rmt. 这个 occurs 当 更多 比 一个
低-高 转变 takes 放置 在 一个 时钟 循环 在 多样的
循环. 这个 occurs 当 任何 位, 除了 DIN 9, 是 使保持 在 一个
低 状态 和 这 调整 位 是 使保持 高, creating 一个 0-1
转变. 在 这 worst 情况, 这 Deserializer 可以 变为
锁 至 这 数据 模式 相当 比 这 时钟. 电路系统
在里面 这 DS92LV1212A 能 发现 那 这 possibility 的
“false lock” exists. 这 电路系统 accomplishes 这个 用 发现-
ing 更多 比 一个 潜在的 位置 为 clocking 位. 在之上
发现, 这 电路系统 将 阻止 这 锁 输出 从
becoming 起作用的 直到 这 潜在的 “false lock” 模式
改变. 这 false 锁 发现 电路系统 expects 这 数据 将
eventually 改变, 造成 这 Deserializer 至 lose 锁 至
这 数据 模式 和 然后 continue searching 为 时钟 位 在
这 串行 数据 stream. Graphical 描述 的 RMT 是
显示 在 这 下列的 页. 请 便条 那 RMT 仅有的
应用 至 位 din0-din8.
Powerdown
当 非 数据 转移 occurs, 你 能 使用 这 Powerdown
状态. 这 Serializer 和 Deserializer 使用 这 Powerdown
状态, 一个 低 电源 睡眠 模式, 至 减少 电源 consump-
tion. 这 Deserializer enters Powerdown 当 你 驱动
PWRDN 和 REN 低. 这 Serializer enters Powerdown
当 你 驱动 PWRDN 低. 在 powerdown, 这 PLL stops
和 这 输出 entertri-状态, 这个 使不能运转 加载 cur-
rent 和 减少 供应 电流 至 这 milliampere 范围. 至
exit powerdown, 你 必须 驱动 这 PWRDN 管脚 高.
在之前 有效的 数据 exchanges 在 这 Serializer 和
deserializer, 你 必须 reinitialize 和 resynchronize 这 de-
vices 至 各自 其它. Initialization 的 这 Serializer takes 510
TCLK 循环. 这 Deserializer 将 initialize 和 assert 锁
高 直到 锁 至 这 总线 LVDS 时钟 occurs.
触发-状态
这 Serializer enters 触发-状态 当 这 DEN 管脚 是 驱动
低. 这个 puts 两个都 驱动器 输出 管脚 (do+ 和 do−) 在
触发-状态. 当 你 驱动 DEN 高, 这 Serializer returns
至 这 previous 状态, 作 长 作 所有 其它 控制 管脚 仍然是
静态的 (sync1, sync2, pwrdn, tclk_r/f).
当 你 驱动 这 REN 管脚 低, 这 Deserializer enters
触发-状态. consequently, 这 接受者 输出 管脚
(rout0–rout9) 和 RCLK 将 enter 触发-状态. 这
锁 输出 仍然是 起作用的, reflecting 这 状态 的 这 pll.
DS92LV1212A
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