块 图解
(持续)
函数的 描述
这 DS92LV1212 是 一个 10-位 Deserializer 碎片 设计 至
receive 数据 在 一个 heavily 承载 差别的 backplanes 在
时钟 speeds 从 16 MHz 至 40 mhz. 它 将 也 是 使用 至
receive 数据 在 Unshielded Twisted 一双 (utp) 缆索.
这 碎片 有 三 起作用的 states 的 运作: initialization,
数据 转移, 和 resynchronization; 和 二 被动的
states: Powerdown 和 触发-状态
®
.
这 下列的 sections describe 各自 运作 和 被动的
状态.
Initialization
在之前 数据 能 是 transferred 这 Deserializer 必须 是 ini-
tialized. 这 Deserializer 应当 是 powered 向上 和 这
PWRDN 管脚 使保持 低. 之后 V
CC
stabilizes 这 PWRDN 管脚
能 是 强迫 高. 这 Deserializer 是 准备好 至 锁 至 这
新当选的 数据 stream.
步伐 1: 当 V
CC
是 应用 至 这 deserializer, 这 respec-
tive 输出 是 使保持 在 触发-状态 和 内部的 电路系统 是
无能 用 在-碎片 电源-在 电路系统. 当 V
CC
reaches
V
CC
OK (2.5v) 这 PLL 是 准备好 至 锁 至 新当选的 数据 或者
同步 patterns. 这 local 时钟 是 应用 至 这
REFCLK 管脚.
这 Deserializer 锁 输出 将 仍然是 高 当 它的 PLL
是 locking 至 这 新当选的 数据 或者 至 同步 patterns 在 这 在-
放.
步伐 2: 这 Deserializer PLL 必须 同步 至 这 串行-
izer 至 完全 这 initialization. 这 Deserializer 将 锁 至
非-repetitive 数据 patterns, 不管怎样, 这 传递 的
同步 patterns 至 这 Deserializer 使能 这 Deserializer
至 锁 至 这 Serializer 信号 在里面 一个 指定 时间.
控制 的 这 Serializer sync1/2 管脚 是 left 至 这 用户. 一个
反馈 循环 在 这 锁 管脚 是 一个 recommenda-
tion. 另一 选项 是 那 一个 或者 两个都 的 这 Serializer
同步 输入 是 asserted 为 在 least 1024 循环 的 TCLK
至 initiate 传递 的 同步 patterns. 这 Serializer 将
continue 至 send 同步 patterns 之后 这 最小 的 1024
如果 也 的 这 同步 输入 仍然是 高.
当 这 Deserializer 发现 边缘 transitions 在 这 总线
LVDS 输入 它 将 attempt 至 锁 至 这 embedded 时钟 在-
组成. 当 这 Deserializer locks 至 这 总线 LVDS
时钟, 这 锁 输出 将 go 低. 当 锁 是 低 这
Deserializer 输出 代表 新当选的 总线 LVDS 数据.
数据 转移
Serialized 数据 和 时钟 位 (10+2 位) 是 received 在 12
时间 这 TCLK 频率. 为 例子, 如果 TCLK 是 40 mhz,
这 串行 比率 是 40 x 12 = 480 Mega 位 每 第二. 自从
仅有的 10 位 是 从 输入 数据, 这 串行 “payload” 比率 是
10 时间 这 TCLK 频率. 为 instance, 如果 TCLK = 40
mhz, 这 payload 数据 比率 是 40 x 10 = 400 mbps. TCLK 是
提供 用 这 数据 源 和 必须 是 在 这 范围 16
MHz 至 40 MHz 名义上的.
这 锁 管脚 在 这 Deserializer 是 驱动 低 当 它 是
同步 和 这 serializer. 这 Deserializer locks 至
这 embedded 时钟 和 使用 它 至 recover 这 serialized
数据. ROUT 数据 是 有效的 当 锁 是 低. 否则
ROUT0–ROUT9 是 invalid.
RCLK 管脚 是 这 涉及 至 数据 在 这 rout0-rout9
管脚. 这 极性 的 这 RCLK 边缘 是 控制 用 这
rclk_r/f 输入.
rout(0-9), 锁 和 RCLK 输出 将 驱动 一个 最小
的 三 CMOS 输入 门 (15 pF 加载) 和 40 MHz 时钟.
Resynchronization
这 Deserializer 锁 管脚 驱动 低 indicates 那 这 de-
serializer PLL 是 锁 至 这 embedded 时钟 边缘. 如果 这
Deserializer loses 锁, 这 锁 输出 将 go 高 和 这
输出 (包含 rclk) 将 是 触发-状态.
这 锁 管脚 必须 是 监控 用 这 系统 至 发现 一个
丧失 的 同步. 这 系统 能 arrange 至 脉冲波 这
Serializer SYNC1 或者 SYNC2 管脚 至 resynchronize. 那里 是
多样的 approaches 可能. 一个 推荐 是 至
提供 一个 反馈 循环 使用 这 锁 管脚 它自己 至 控制
这 同步 要求 的 这 Serializer (sync1 或者 sync2). 一个
最小 的 1024 同步 patterns 是 需要 至 resynchro-
nize. 双 同步 管脚 是 提供 为 多样的 控制 在 一个
multi-漏出 应用.
应用
ds100982-2
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