碎片 errata
dsp56301 数字的 信号 处理器
掩饰:2k30a
dsp56301 errata 301ce2k30a_0_8 ng 12/19/02 pg. 5
1996-2002, motorola
ED13
描述 (增加 5/15/98):
当 这 hi32 是 在 pci 模式, 这 insert 地址 使能 控制
位 (iae=1) 能 是 设置 仅有的 和 这 receive 缓存区 锁 使能
控制 位 设置 (rble=1 在 这 dpcr 寄存器.)
2K30A
ED15
描述 (增加 7/21/98):
这 dram 控制 寄存器 (dcr) 应当 不 是 changed 当
refresh 是 使能. 如果 refresh 是 使能 仅有的 一个 写 运作 那
使不能运转 refresh 是 允许.
workaround:
第一 使不能运转 refresh 用 clearing 这 bren 位, 比 改变 其它
位 在 这 dcr 寄存器, 和 最终 使能 refresh 用 设置 这
bren 位.
2K30A
ED17
描述 (增加 9/28/98):
在 所有 dsp563xx 技术的 数据手册, 一个 便条 是 至 是 增加 下面
"交流 电的 特性" 那 虽然 这 最小 值
为 "频率 的 extal" 是 0mhz, 这 设备 交流 测试 情况 是
15mhz 和 评估 速.
workaround:
n/一个
2K30A
ED18
描述 (增加 11/2/98):
这 pci host 必须 不 改变 这 值 的 这 hbe[3:0] 位
在 pci 读 transactions 从 这 hi32 作 一个 pci 目标.
2K30A
ED19
描述 (增加 11/9/98):
至 保证 这 恰当的 hi32 运作, 这 dma 应当 维护
这 hi32 下面 这 下列的 restrictions:
• 二 dma 途径 应当 不 维护 这 drxr 先进先出 如果
主控 和 从动装置 数据 是 mixed 那里.
• 这 dma 数据 transfers 应当 不 是 concurrent 和 这
56300 核心 数据 transfers 至/从 这 一样 hi32 数据
先进先出.
2K30A
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