ispLSI
®
3256E
在-系统 可编程序的 高 密度 pld
3256e_08
1
特性
• 高-密度 可编程序的 逻辑
— 256 i/o 管脚
— 12000 pld 门
— 512 寄存器
— 高 速 global interconnect
— 宽 输入 gating 为 快 counters, 状态
machines, 地址 decoders, 等
— 小 逻辑 块 大小 为 随机的 逻辑
• 高 效能 e
2
CMOS
®
技术
—
f
最大值
= 100 mhz 最大 运行 频率
—
t
pd
= 10 ns 传播 延迟
— ttl 兼容 输入 和 输出
— 用电气 可擦掉的 和 reprogrammable
— 非-易变的
— 100% 测试 在 时间 的 制造
— unused 产品 期 关闭 saves 电源
• 在-系统 可编程序的
— 5v 在-系统 可编程序的 (isp™) 使用 lattice
isp 或者 boundary scan 测试 (ieee 1149.1) 协议
— 增加 制造 产量, 减少 时间-至-
market, 和 改进 产品 质量
— reprogram 焊接 设备 为 faster debugging
• 100% ieee 1149.1 boundary scan 兼容
• 提供 这 使容易 的 使用 和 快 系统
速 的 plds 和 这 密度 和 flexibility
的 地方 可编程序的 门 arrays
— 完全 可编程序的 设备 能 联合的 glue
逻辑 和 structured 设计
— five 专心致志的 时钟 输入 管脚
— 同步的 和 异步的 clocks
— 可编程序的 输出 回转 比率 控制 至 迷你-
mize 切换 噪音
— 有伸缩性的 管脚 placement
— 优化 global routing pool 提供 global
Interconnectivity
• ispdesignexpert™ – 逻辑 compiler 和 com-
plete isp 设备 设计 系统 从 hdl
综合 通过 在-系统 程序编制
— 更好的 质量 的 结果
— tightly 整体的 和 leading cae vendor tools
— productivity enhancing 定时 分析器, explore
tools, 定时 simulator 和 ispanalyzer™
— pc 和 unix platforms
函数的 块 图解
C0 C1 C2 C3
ORP
ORP
global routing pool
ORP
D0
D1 D2
D3
H3 H2 H1 H0
G3
G2 G1 G0
B0
B1
B2
B3
Boundary
Scan
或者
排列
DQ
DQ
DQ
DQ
Twin
GLB
或者
排列
DQ
DQ
DQ
DQ
和 排列
ORP
A0
A1
A2
A3
E3
E2
E1
E0
F3
F2
F1
F0
0139a/3256e
ORP
ORP
ORP
ORP
ORP
ORP
ORP ORP
ORP ORP
ORP ORP
描述
这 isplsi 3256e 是 一个 高 密度 可编程序的 逻辑
设备 containing 512 寄存器, 256 普遍的 i/o 管脚,
five 专心致志的 时钟 输入 管脚, 16 输出 routing pools
(orp) 和 一个 global routing pool (grp) 这个 准许
完全 inter-connectivity 在 所有 的 这些 ele-
ments. 这 isplsi 3256e 特性 5v 在-系统
programmability 和 在-系统 diagnostic 能力.
这 isplsi 3256e 提供 非-易变的 reprogrammability
的 这 逻辑, 作 好 作 这 interconnect 至 提供 truly
reconfigurable 系统.
这 基本 单位 的 逻辑 在 这 isplsi 3256e 设备 是 这
twin generic 逻辑 块 (twin glb) labelled a0, a1...h3.
那里 是 一个 总的 的 32 twin glbs 在 这 isplsi 3256e
设备. 各自 twin glb 有 24 输入, 一个 可编程序的
和 排列 和 二 或者/独有的-或者 arrays 和 第八
输出 这个 能 是 配置 至 是 也 combinato-
rial 或者 注册. 所有 twin glb 输入 来到 从 这
grp.
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