飞利浦 半导体 产品 规格
ne/se564阶段-锁 循环
1994 8月 31
8
6. 如果 搏动 burst 或者 ramp 频率 是 使用 为 输入 信号, 特定的
循环 过滤 设计 将 是 必需的 在 放置 的 简单的 单独的
电容 过滤 在 管脚 4 和 5. (看 pll 应用 部分)
7. 这 输入 信号 至 管脚 6 和 这 vco 反馈 信号 至 管脚 3
必须 有 一个 职责 循环 的 50% 为 恰当的 运作 的 这 阶段
探测器. 预定的 至 这 nature 的 一个 保持平衡 mixer 如果 信号 是 不
50% 在 职责 循环, 直流 补偿 将 出现 在 这 循环 这个 tend 至
create 一个 artificial 或者 片面的 vco.
8. 为 乘法器 电路 在哪里 阶段 jitter 是 一个 问题, 循环 过滤
电容 将 是 增加 至 一个 值 的 10 - 50
µ
f 在 管脚 4,
5. 也, 细致的 供应 解耦 将 是 需要. 这个
包含 这 计数器 chain v
CC
线条.
1
2
6
7
3
9
11
4
5
10 15 16
14
12
13
8
+5V
偏差
ADJ
2k
FSK
输入
1k
1k
+5V
300pF
300pF
HYSTERESIS
调整
10k
2k
1.2k
FSK
输出
0–20pF
33pF
NE564
510
Ω
0.1
µ
F
10k
0.1
µ
F
0.22
µ
F
0.22
µ
F
10
µ
f/8v
*510
Ω
*note:
使用 r
9-11
仅有的 如果 上升 时间 是 核心的.
SR01034
图示 10. 10.8mhz fsk 解码器 使用 这 564
: 点此下载
