rev. 1.1 / jan. 2005 2
同步的 dram memory 128mbit (8mx16bit)
hy57v281620e(l)t(p) 序列
描述
这 hynix hy57v281620e(l)t(p) 序列 是 一个 134,217,728bitcmos 同步的 dram, ideally suited 为 这 记忆
产品 这个 需要 宽 数据 i/o 和 高 bandwidth. hy57v281620e(l)t(p) 序列 是 有组织的 作 4banks 的
2,097,152 x 16.
hy57v281620e(l)t(p) 是 offering 全部地 同步的 运作 referenced 至 一个 积极的 边缘 的 这 时钟. 所有 输入 和
输出 是 同步 和 这 rising边缘 的 这 时钟 输入. 这 数据 paths 是 内部 pipelined 至 达到
非常 高 带宽. 所有 输入 和 输出电压 水平 是 兼容 和 lvttl.
可编程序的 选项 包含 这 长度的 pipeline (读 latency 的 2 或者 3), 这 号码 的 consecutive 读 或者 写
循环 initiated 用 一个 单独的 控制 command (burst 长度的 1,2,4,8 或者 全部 页), 一个d 这 burst 计数 sequence(se-
quential 或者 interleave). 一个 burst 的 读 或者 写 循环在 progress 能 是 terminated用 一个 burst terminate command 或者
能 是 interrupted 和 replaced 用 一个 新 burst 读 或者 write command 在 任何 循环. (这个 pipelined 设计 是 不 re-
stricted 用 一个 '2n' rule)
特性
订货 信息
便条:
1. hy57v281620et 序列: 正常的 电源, 含铅的.
2. hy57v281620elt 序列: 低 电源, 含铅的.
3. hy57v281620etp 序列: 正常的 电源, 含铅的 自由.
4. hy57v281620eltp 序列: 低 电源, 含铅的 自由.
部分 非. 时钟 频率 Organization 接口 包装
hy57v281620e(l)t(p)-5 200MHz
4banks x 2mbits x16 LVTTL 54 管脚 tsopii
hy57v281620e(l)t(p)-6 166MHz
hy57v281620e(l)t(p)-7 143MHz
hy57v281620e(l)t(p)-h 133MHz
• 电压: vdd, vddq 3.3v 供应 电压
• 所有 设备 管脚 是 兼容 和 lvttl 接口
• 54 管脚 tsopii (含铅的 或者 含铅的 自由 包装)
• 所有 输入 和 输出 referenced 至 积极的 边缘 的
系统 时钟
• 数据 掩饰 函数 用 udqm, ldqm
• 内部的 四 banks 运作
• 自动 refresh 和 自 refresh
• 4096 refresh 循环 / 64ms
• 可编程序的 burst 长度 和 burst 类型
- 1, 2, 4, 8 或者 全部 页 为 sequential burst
- 1, 2, 4 或者 8 为 interleave burst
• 可编程序的 cas
latency; 2, 3 clocks
• burst 读 单独的 写 运作
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