单位 LoadingFan 输出
54F74F
管脚 Names 描述
UL 输入 I
IH
I
IL
HIGHLOW 输出 I
OH
I
OL
CP
U
计数 向上 时钟 输入 (起作用的 Rising 边缘) 1030 20
m
A
b
18 毫安
CP
D
计数 向下 时钟 输入 (起作用的 Rising 边缘) 1030 20
m
A
b
18 毫安
MR 异步的 主控 重置 输入 (起作用的 高) 1010 20
m
A
b
06 毫安
PL 异步的 并行的 加载 输入 (起作用的 低) 1010 20
m
A
b
06 毫安
P
0
–P
3
并行的 数据 输入 1010 20
m
A
b
06 毫安
Q
0
–Q
3
flip-flop 输出 50333
b
1 mA20 毫安
TC
D
终端 计数 向下 (borrow) 输出 (起作用的 低) 50333
b
1 mA20 毫安
TC
U
终端 计数 向上 (carry) 输出 (起作用的 低) 50333
b
1 mA20 毫安
函数的 描述
这 ’F193 是 一个 4-位 二进制的 同步的 updown (revers-
ible) counter 它 包含 四 边缘-triggered flip-flops 和
内部的 gating 和 steering 逻辑 至 提供 主控 reset
单独的 preset 计数 向上 和 计数 向下 operations
一个 低-至-高 转变 在 这 CP 输入 至 各自 flip-flop
导致 这 输出 至 改变 state 同步的 switching
作 opposed 至 波纹 counting 是 达到 用 驱动 这
steering 门 的 所有 stages 从 一个 一般 计数 向上 线条
和 一个 一般 计数 向下 line 因此 造成 所有 状态
改变 至 是 initiated simultaneously 一个 低-至-高
转变 在 这 计数 向上 输入 将 进步 这 计数 用
one 一个 类似的 转变 在 这 计数 向下 输入 将 de-
crease 这 计数 用 one 当 counting 和 一个 时钟 在-
put 这 其它 应当 是 使保持 HIGH 作 表明 在 这
函数 Table
这 终端 计数 向上 (tc
U
) 和 终端 计数 向下
(tc
D
) 输出 是 正常情况下 HIGH 当 这 电路 有
reached 这 最大 计数 状态 15 这 next 高-至-
低 转变 的 这 计数 向上 时钟 将 导致 TC
U
至 go
LOW TC
U
将 停留 低 直到 CP
U
变得 高 again 因此
effectively repeating 这 计数 向上 Clock 但是 delayed 用
二 门 delays Similarly 这 TC
D
输出 将 go 低 当
这 电路 是 在 这 零 状态 和 这 计数 向下 时钟
变得 LOW 自从 这 TC
输出 repeat 这 时钟 波-
forms 它们 能 是 使用 作 这 时钟 输入 信号 至 这
next 高等级的 顺序 电路 在 一个 multistage counter
TC
U
e
Q
0
Q
1
Q
2
Q
3
CP
U
TC
D
e
Q
0
Q
1
Q
2
Q
3
CP
D
这 ’F193 有 一个 异步的 并行的 加载 能力 每-
mitting 这 计数器 至 是 preset 当 这 并行的 加载
(pl
) 和 这 主控 重置 (mr) 输入 是 LOW informa-
tion 呈现 在 这 并行的 数据 输入 (p
0
–P
3
) 是 承载
在 这 计数器 和 呈现 在 这 输出 regardless 的
这 情况 的 这 时钟 inputs 一个 高 信号 在 这
主控 重置 输入 将 使不能运转 这 preset gates override
两个都 时钟 inputs 和 获得 各自 Q 输出 在 这 低 state
如果 一个 的 这 时钟 输入 是 低 在 和 之后 一个 重置 或者
加载 operation 这 next 低-至-高 转变 的 那
时钟 将 是 interpreted 作 一个 legitimate 信号 和 将 是
counted
函数 表格
MR PL CP
U
CP
D
模式
H X X X 重置 (asyn)
L L X X Preset (asyn)
L H H H 非 改变
LH
L
H 计数 向上
LHH
L
计数 向下
H
e
高 电压 水平的
L
e
低 电压 水平的
X
e
不重要
L
e
低-至-高 时钟 转变
状态 图解
TLF9497–5
2
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