str71xf - 介绍
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legend / abbreviations 为
表格 3
:
类型: i = 输入, o = 输出, s = 供应, hiz= 高 impedance,
在/输出 水平的: c = cmos 0.3v
DD
/0.7v
DD
C
T
= cmos 0.8v / 2v 和 输入 触发
T
T
= ttl 0.3v
DD
/0.7v
DD
和 输入 触发
c/t = 可编程序的水平: cmos 0.3v
DD
/0.7v
DD
或者 ttl 0.8v / 2v
端口 和 控制 配置:
– 输入: pu/pd= 软件 使能 内部的 拉-向上 或者 拉 向下
pu= 在 重置 状态, 这 内部的 100k
Ω
弱 拉-向上 是 使能.
pd = 在 重置 状态, 这 内部的 100k
Ω
弱 拉-向下 是 使能.
– 输出: od = 打开 流
(逻辑 水平的)
pp = 推-拉
t = 真实 od, (p-缓存区 和 保护 二极管 至 v
DD
不 执行), 5v tolerant.
表格 3. str710 管脚 描述
管脚 n°
管脚 名字
类型
输入 重置 状态
1)
输入 输出
起作用的 在 stdby
主要的
函数
(之后
重置)
Alternate 函数
TQFP144
BGA144
输入 水平的
中断
能力
OD
PP
1A1
p0.10/u1.rx/
u1.tx/
sc.数据
i/o pd C
T
X4mA T
端口
0.10
uart1: receive
数据 输入
uart1: transmit 数据
输出.
便条:
这个 管脚 将 是 使用 为 smartcard
datain/dataout 或者 单独的 线 uart (half du-
plex) 如果 编写程序 作 alternate 函数
输出. 这 管脚 将 是 触发-陈述 除了 当
uart 传递 是 在 progress
2B2RD
OX
外部 记忆 接口: 起作用的 低 读 信号 为
外部 记忆. 它 maps 至这 oe_n 输入 的 这 ex-
ternal 组件.
3C2
p0.11/
激励.1/
u1.tx
i/o pd C
T
4mA X X
端口
0.11
选择 激励 con-
figuration 输入
uart1: transmit 数据
输出.
4 C3 p0.12/sc.clk i/o pd C
T
4mA
端口
0.12
smartcard 涉及 时钟 输出
5D1V
SS
S 地面 电压 为 数字的 i/os
6D2V
33
S 供应 电压 为 数字的 i/os
7 B1 p2.0/cs
.0 i/o pu C
T
8mA X X 端口 2.0
外部 记忆 接口: 选择 记忆
bank 0 输出
便条:
这个 管脚 是 强迫 至 输出 模式 在 re-
设置 至 准许 激励 从 外部 记忆
8 C1 p2.1/cs
.1 i/o
pu
2)
C
T
8mA X X 端口 2.1
外部 记忆 接口: 选择 记忆
bank 1 输出
9D3
p0.13/u2.rx/
t2.ocmpa
i/o pu C
T
X4mA X X
端口
0.13
uart2: receive
数据 输入
timer2: 输出 对比
一个 输出
10 D4
p0.14/u2.tx/
t2.icapa
i/o pu C
T
4mA X X
端口
0.14
uart2: transmit
数据 输出
timer2: 输入 俘获 一个
输入
11 E1 p2.2/cs
.2 i/o
pu
2)
C
T
8mA X X 端口 2.2
外部 记忆 接口: 选择 记忆
bank 3 输出
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