¡ 半导体
msm7704-01/02/03
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DIN1
pcm 信号 输入 为 频道 1 当 这 并行的 模式 是 选择.
d/一个 转换 是 执行 和 这 串行 pcm 信号 输入 至 这个 管脚, 这 rsync 信号
同步的 和 这 串行 pcm 信号, 和 这 bclk 信号, 和 然后 这 相似物 输出 是
输出 从 aout1 管脚.
这 数据 比率 的 这 pcm 信号 是 equal 至 这 频率 的 这 bclk 信号.
这 pcm 信号 是 shifted 在 这 下落 边缘 的 这 bclk 信号 和 latched 在 这 内部的
寄存器 当 shifted 用 第八 位.
这 开始 的 这 pcm 数据 (msd) 是 identified 在 这 rising 边缘 的 rsync.
当 这 串行 模式 是 选择, 这个 管脚 是 不 使用 和 应当 是 连接 至 地 (0 v).
DIN2
pcm 信号 输入 为 频道 2 当 这 并行的 模式 是 选择.
d/一个 转换 是 执行 和 这 串行 pcm 信号 输入 至 这个 管脚, 这 rsync 信号
同步的 和 这 串行 pcm 信号, 和 这 bclk 信号, 和 然后 这 相似物 输出 是
输出 从 aout2 管脚.
这 数据 比率 的 这 pcm 信号 是 equal 至 这 频率 的 这 bclk 信号.
这 pcm 信号 是 shifted 在 这 下落 边缘 的 这 bclk 信号 和 latched 在 这 内部的
寄存器 当 shifted 用 第八 位.
这 开始 的 这 pcm 数据 (msd) 是 identified 在 这 rising 边缘 的 rsync.
当 这 串行 模式 是 选择, 这个 管脚 是 使用 为 这 2ch 多路复用 pcm 信号 输入.
BCLK
变换 时钟 信号 输入 为 这 din1, din2, dout1, 和 dout2 信号.
这 频率, equal 至 这 数据 比率, 是 64, 96, 128, 192, 256, 384, 512, 768, 1024, 1536, 1544, 2048,
或者 200 khz. 设置 这个 信号 至 逻辑 "1" 或者 "0" 驱动 两个都 transmit 和 receive 电路 至 这
电源 节省 状态.
RSYNC
receive 同步 信号 输入.
第八 位 pcm 数据 必需的 是 选择 从 一个 序列 的 pcm 信号 至 这 din1 和 din2 管脚
用 这 receive 同步 信号.
所有 定时 信号 在 这 receive 部分 是 同步 用 这个 同步 信号. 这个
信号 必须 是 同步 在 阶段 和 这 bclk (发生 从 这 一样 时钟 源 作
bclk). 这 频率 应当 是 8 khz
±
50 ppm 至 保证 这 交流 特性 这个 是
mainly 这 频率 特性 的 这 receive 部分.
不管怎样, 除非 这 频率 特性 的 这 系统 使用 是 strictly 指定, 这个
设备 能 运作 在 这 范围 的 6 khz 至 9 khz, 但是 这 电的 特性 指定 在
这 数据 薄板 是 不 有保证的.
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