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引脚
管脚 描述
管脚 号码 名字 描述
1 rx_v
CC
receive agc amplifier 电源 供应. 需要 高 质量 电容 解耦.
3 如果_rx+ receive agc 差别的 amplifier 非-反相的 如果 输入. 需要 一个 直流 blocking 电容.
4 如果_rx- Receive AGC 差别的 Amplifier 反相的 如果 输入. 需要 一个 直流 blocking 电容. 管脚 3 和 4 是
interchangeable 和 能 是 使用 单独的 结束 和 这 其它 正在 capacitively 绕过 至 地面.
6 tx_vagc transmit agc amplifier 直流 增益 控制 输入.
7 tx_v
CC
transmit agc amplifier 电源 供应. 需要 高 质量 电容 解耦.
8 如果_tx+ Transmit AGC 差别的 Amplifier 积极的 输出. 打开 集电级 需要 直流 偏差 从 V
CC
通过
一个 inductor.
9 如果_tx- Transmit AGC 差别的 Amplifier 负的 输出. 打开 集电级 需要 直流 偏差 从 V
CC
通过
一个 inductor.
10 tx_v
CC
transmit agc amplifier 电源 供应. 需要 高 质量 电容 解耦.
13 ref_byp PLL 涉及 缓存区 信号 负的 差别的 输入. 管脚 有 起作用的 偏差 和 能 是 使用 在
conjunction 和 管脚 14 也 差别的 或者 单独的 结束. CMOS 输入 必须 是 直流 结合. 小
sinusoidal 输入 必须 是 直流 blocked 和 这个 管脚 绕过 至 地面 通过 一个 电容.
14 ref_在 PLL 涉及 缓存区 信号 积极的 差别的 输入. 管脚 有 起作用的 偏差 和 能 是 使用 在 conjunction
和 管脚 13 也 差别的 或者 单独的 结束. CMOS 输入 必须 是 直流 结合. 小 sinusoidal 输入
必须 是 直流 blocked 和 这个 管脚 使用 作 一个 输入 为 这 涉及 信号. 当 使用 和 单独的 结束
cmos 输入, 管脚 13 必须 是 left floating. 管脚 13 和 14 是 interchangeable.
17 syn_v
DD
pll synthesizer 数字的 电源 供应. 需要 高 质量 电容 解耦.
18 CLK pll synthesizer 串行 接口 时钟. cmos 输入.
19 数据 pll synthesizer 串行 接口 数据. cmos 输入.
20 LE pll synthesizer 串行 接口 获得 使能 控制. cmos 输入.
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373839404142434445464748
RXQ+
rxq-
TXI+
txi-
1.2v_输出
TXQ+
txq-
地
lo_v
CC
lo_in+
lo_在-
地
rx_v
CC
地
如果_rx+
ir_rx-
地
如果_tx+
如果_tx-
tx_v
CC
地
地
tx_vagc
tx_v
CC
地
rx_vagc
地
如果_det
PE1
cal_en
地
bb_v
CC
地
RXI+
rxi-
PE2
ref_byp
ref_在
地
地
syn_v
DD
CLK
数据
LE
cp_v
DD
cp_d0
地
LD
HFA3783
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