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xc5200 序列 地方 可编程序的 门 arrays
7-86 十一月 5, 1998 (版本 5.2)
这 xc5200 clb 组成 的 四 lcs, 作 显示 在
图示 4. 各自 clb 有 20 独立 输入 和 12
独立 输出. 这 顶 和 bottom pairs 的 lcs 能
是 配置 至 执行 5-输入 功能. 这 chal-
lenge 的 fpga implementation 软件 有 总是 被
至 maximize 这 用法 的 逻辑 resources. 这 xc5200
家族 地址 这个 公布 用 surrounding 各自 clb 和
二 类型 的 local interconnect — 这 local interconnect
矩阵变换 (lim) 和 直接 connects. 这些 二 interconnect
resources, 联合的 和 这 clb, 表格 这 versablock,
represented 在图示 2.
这 lim 提供 100% connectivity 的 这 输入 和 输出-
puts 的 各自 lc 在 一个 给 clb. 这 益处 的 这 lim 是
那 非 一般 routing resources 是 必需的 至 连接
反馈 paths 在里面 一个 clb. 这 lim connects 至 这
grm 通过 24 双向的 nodes.
这 直接 connects 准许 立即的 连接 至 neigh-
boring clbs, once 又一次 没有 使用 任何 的 这 一般
interconnect. 这些 二 layers 的 local routing resource
改进 这 granularity 的 这 architecture, effectively mak-
ing 这 xc5200 家族 一个 “sea 的 逻辑 cells.” 各自
对抗-块 有 四 3-状态 缓存区 那 share 一个 一般
使能 线条 和 直接地 驱动 horizontal 和 vertical lon-
glines, creating 强健的 在-碎片 bussing 能力. 这
versablock 准许 快, local implementation 的 逻辑 func-
tions, effectively implementing 用户 设计 在 一个 hierarchi-
cal fashion. 这些 resources 也 降低 local routing
congestion 和 改进 这 效率 的 这 一般 inter-
连接, 这个 是 使用 为 连接 大 groups 的
逻辑. 它 是 这个 结合体 的 两个都 fine-grain 和
coarse-grain architecture attributes 那 maximize 逻辑 uti-
lization 在 这 xc5200 家族. 这个 对称的 结构
takes 全部 有利因素 的 这 第三 metal layer, freeing 这
placement 软件 至 包装 用户 逻辑 optimally 和 迷你-
mal routing restrictions.
versaring i/o 接口
这 接口 在 这 iobs 和 核心 逻辑 有 被
redesigned 在 这 xc5200 家族. 这 iobs 是 完全地
decoupled 从 这 核心 逻辑. 这 xc5200 iobs 包含
专心致志的 boundary-scan 逻辑 为 增加 板-水平的 测试-
能力, 但是 做 不 包含 输入 或者 输出 寄存器. 这个
approach 准许 一个 最大 号码 的 iobs 至 是 放置
周围 这 设备, improving 这 i/o-至-门 比率 和
减少 这 费用 每 i/o. 一个 “freeway” 的 interconnect
cells surrounding 这 设备 形式 这 versaring, 这个
提供 连接 从 这 iobs 至 这 内部的 逻辑.
这些 incremental routing resources 提供 abundant
连接 从 各自 iob 至 这 最近的 versablock, 在
增加 至 longline 连接 surrounding 这 设备.
这 versaring 排除 这 historic trade-止 在
高 逻辑 utilization 和 管脚 placement flexibility. 这些
incremental 边缘 resources 给 用户 增加 flexibility
在 preassigning (i.e., locking) i/o 管脚 在之前 完成
它们的 逻辑 设计. 这个 能力 accelerates 时间-至-market,
自从 pcbs 和 其它 系统 组件 能 是 manu-
factured concurrent 和 这 逻辑 设计.
一般 routing 矩阵变换
这 grm 是 functionally 类似的 至 这 转变 matrices
建立 在 其它 architectures, 但是 它 是 novel 在 它的 tight cou-
pling 至 这 逻辑 resources 包含 在 这 versablocks.
先进的 simulation tools 是 使用 在 这 开发-
ment 的 这 xc5200 architecture 至 决定 这 最优的
水平的 的 routing resources 必需的. 这 xc5200 家族
包含 六 水平 的 interconnect hierarchy — 一个 序列 的
图示 4: configurable 逻辑 块
X4957
F4
F3
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