HY57V283220T_集成电路资料查询网

rev. 0.9 / july 2004
4
hy57v283220(l)t(p) / hy5v22(l)f(p)
球 配置 (hy5v22(l)f(p) 序列)
球 描述
管脚 管脚 名字 描述
CLK 时钟
这 系统 时钟 输入. 所有 其它 输入 是 registered  至 这 sdram 在 这 rising 边缘
的 clk.
CKE 时钟 使能
控制 内部的时钟 信号 和 当 de使活动, 这 sdram 将 是 一个 的 这 states
among 电源 向下, suspend 或者 自 refresh
CS
碎片 选择 使能 或者 使不能运转 所有 输入 除了 clk, cke 和 dqm
ba0, ba1 bank 地址
选择 bank 至 是 使活动 在 ras
activity
选择 bank 至 是 读/写 在 cas
activity
a0 ~ a11 地址
行 地址 : ra0 ~ ra11, column 地址 : ca0 ~ ca7
自动-precharge 标记 : a10
RAS
, cas, 我们
行 地址 strobe,
column 地址 strobe,  写
使能
RAS
, cas和 我们定义 这 运作
谈及 函数 真实 表格 为 详细信息
DQM0~3 数据 输入/输出 掩饰 控制 输出 缓存区 在 读 模式 和 masks 输入 数据 在 写 模式
dq0 ~ dq31 数据 输入/输出 多路复用 数据 输入 / 输出 管脚
V
DD
/v
SS
电源 供应/地面 电源 供应 为 在ternal 电路 和 输入 缓存区
V
DDQ
/v
SSQ
数据 输出 电源/地面 电源 供应 为 输出 缓存区
NC 非 连接 非 连接
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一个
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DQ26 DQ24 VSS
DQ28 VDDQ VSSQ
VSSQ DQ27 DQ25
VSSQ DQ29 DQ30
VDDQ DQ31 NC
VSS DQM3 A3
A4 A5 A6
A7 A8 NC
CLK CKE A9
DQM1 NC NC
VDDQ DQ8 VSS
VSSQ DQ10 DQ9
VSSQ DQ12 DQ14
DQ11 VDDQ VSSQ
DQ13 DQ15 VSS
VDD DQ23 DQ21
VDDQ VSSQ DQ19
DQ22 DQ20 VDDQ
DQ17 DQ18 VDDQ
NC DQ16 VSSQ
A2 DQM2 VDD
A10 A0 A1
NC BA1 A11
BA0 /cs /ras
/cas /我们 DQM0
VDD DQ7 VSSQ
DQ6 DQ5 VDDQ
DQ1 DQ3 VDDQ
VDDQ VSSQ DQ4
VDD DQ0 DQ2
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DQ28 VDDQ VSSQ
VSSQ DQ27 DQ25
VSSQ DQ29 DQ30
VDDQ DQ31 NC
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A4 A5 A6
A7 A8 NC
CLK CKE A9
DQM1 NC NC
VDDQ DQ8 VSS
VSSQ DQ10 DQ9
VSSQ DQ12 DQ14
DQ11 VDDQ VSSQ
DQ13 DQ15 VSS
VDD DQ23 DQ21
VDDQ VSSQ DQ19
DQ22 DQ20 VDDQ
DQ17 DQ18 VDDQ
NC DQ16 VSSQ
A2 DQM2 VDD
A10 A0 A1
NC BA1 A11
BA0 /cs /ras
/cas /我们 DQM0
VDD DQ7 VSSQ
DQ6 DQ5 VDDQ
DQ1 DQ3 VDDQ
VDDQ VSSQ DQ4
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A4 A5 A6
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DQ22 DQ20 VDDQ
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A2 DQM2 VDD
A10 A0 A1
NC BA1 A11
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DQ6 DQ5 VDDQ
DQ1 DQ3 VDDQ
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DQ28 VDDQ VSSQ
VSSQ DQ27 DQ25
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A4 A5 A6
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VSSQ DQ10 DQ9
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DQ11 VDDQ VSSQ
DQ13 DQ15 VSS
VDD DQ23 DQ21
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DQ22 DQ20 VDDQ
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NC DQ16 VSSQ
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DQ28 VDDQ VSSQ
VSSQ DQ27 DQ25
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A4 A5 A6
A7 A8 NC
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VDDQ DQ8 VSS
VSSQ DQ10 DQ9
VSSQ DQ12 DQ14
DQ11 VDDQ VSSQ
DQ13 DQ15 VSS
VDD DQ23 DQ21
VDDQ VSSQ DQ19
DQ22 DQ20 VDDQ
DQ17 DQ18 VDDQ
NC DQ16 VSSQ
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DQ6 DQ5 VDDQ
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标　题:
内　容:
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rev. 0.9 / july 2004 4 hy57v283220(l)t(p) / hy5v22(l)f(p) 球配置 (hy5v22(l)f(p) 序列) 球描述管脚管脚名字描述 CLK 时钟这系统时钟输入. 所有其它输入是 registered 至这 sdram 在这 rising 边缘的 clk. CKE 时钟使能控制内部的时钟信号和当 de使活动, 这 sdram 将是一个的这 states among 电源向下, suspend 或者自 refresh CS 碎片选择使能或者使不能运转所有输入除了 clk, cke 和 dqm ba0, ba1 bank 地址选择 bank 至是使活动在 ras activity 选择 bank 至是读/写在 cas activity a0 ~ a11 地址行地址 : ra0 ~ ra11, column 地址 : ca0 ~ ca7 自动-precharge 标记 : a10 RAS , cas, 我们行地址 strobe, column 地址 strobe, 写使能 RAS , cas和我们定义这运作谈及函数真实表格为详细信息 DQM0~3 数据输入/输出掩饰控制输出缓存区在读模式和 masks 输入数据在写模式 dq0 ~ dq31 数据输入/输出多路复用数据输入 / 输出管脚 V DD /v SS 电源供应/地面电源供应为在ternal 电路和输入缓存区 V DDQ /v SSQ 数据输出电源/地面电源供应为输出缓存区 NC 非连接非连接顶视图一个 B C D E F G H J K L M N P R DQ26 DQ24 VSS DQ28 VDDQ VSSQ VSSQ DQ27 DQ25 VSSQ DQ29 DQ30 VDDQ DQ31 NC VSS DQM3 A3 A4 A5 A6 A7 A8 NC CLK CKE A9 DQM1 NC NC VDDQ DQ8 VSS VSSQ DQ10 DQ9 VSSQ DQ12 DQ14 DQ11 VDDQ VSSQ DQ13 DQ15 VSS VDD DQ23 DQ21 VDDQ VSSQ DQ19 DQ22 DQ20 VDDQ DQ17 DQ18 VDDQ NC DQ16 VSSQ A2 DQM2 VDD A10 A0 A1 NC BA1 A11 BA0 /cs /ras /cas /我们 DQM0 VDD DQ7 VSSQ DQ6 DQ5 VDDQ DQ1 DQ3 VDDQ VDDQ VSSQ DQ4 VDD DQ0 DQ2 123 789456 顶视图一个 B C D E F G H J K L M N P R DQ26 DQ24 VSS DQ28 VDDQ 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