hy57v161610etp-i
2 banks x 512k x 16 位 同步的 dram
这个 文档 是 一个 一般 产品 描述 和 是 主题 至 改变 没有 注意. hynix 半导体 做 不 假设 任何责任 为
使用 的 电路 描述. 非专利权 许可 是 暗指
rev. 0.1 / 十一月 20031
描述
这 hynix hy57v161610e 是 一个 16,777,216-bits cmos 同步的 dram, ideally suited 为 这 主要的 记忆 和 graphic appli-
cations 这个 需要 大 记忆 密度 和 高 bandwidth. hy57v161610e 是 organized 作 2banks 的 524,288x16.
hy57v161610e 是 offering 全部地 同步的 运作 关联 至一个 积极的 边缘 时钟. 所有 输入 和 输出 是 synchronized
和 这 rising 边缘 的 这 时钟 输入. 这 数据 paths 是 内部 pipelined 至 达到 非常 高 带宽. 所有 输入 和输出
电压 水平 是 兼容 和 lvttl.
可编程序的 选项 包含 这 长度 的 pipeline (读 latency 的 1,2 或者 3), 这 号码 的 consecutive 读 或者 写 循环initi-
ated 用 一个 单独的 控制 command (burst 长度 的 1,2,4,8 或者全部 页), 和 这 burst 计数 sequence(sequential 或者 interleave). 一个
burst 的 读 或者 写 循环 在 progress 能 是 terminated 用 一个burst terminate command 或者 能 是 interrupted 和 replaced 用一个
新 burst 读 或者 写 command 在 任何 循环. (这个 pipeline 设计 是 不 restricted 用 一个 `2n` rule.)
特性
• 单独的 3.0v 至 3.6v 电源 供应
• 所有 设备 管脚 是 兼容 和 lvttl 接口
• 电子元件工业联合会 标准 400mil 50pin tsop-ii 和 0.8mm 的 管脚
程度
• 所有 输入 和 输出 referenced 至 积极的 边缘 的 系统
时钟
• 数据 掩饰 函数 用 udqm/ldqm
• 内部的 二 banks 运作
• 自动 refresh 和 自 refresh
• 4096 refresh 循环 / 64ms
• 可编程序的 burst 长度 和 burst 类型
- 1, 2, 4, 8 和 全部 页 为 sequence burst
- 1, 2, 4 和 8 为 interleave burst
• 可编程序的 cas
latency ; 1, 2, 3 clocks
• 铅-自由 包装
订货 信息
部分 非. 时钟 频率 Organization 接口 包装
hy57v161610etp-5i 200MHz
2banks x 512kbits x 16 LVTTL
400mil
50pin tsop ii
(铅 自由)
hy57v161610etp-55i 183MHz
hy57v161610etp-6i 166MHz
hy57v161610etp-7i 143MHz
hy57v161610etp-8i 125MHz
hy57v161610etp-10i 100MHz
hy57v161610etp-15i 66MHz
便条 :
1. vdd(最小值) 的 hy57v161610etp-5i/55i 是 3.15v
2.
hynix 支持 含铅的 自由 部分 为 各自 速 等级 和 一样 规格.
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