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详细地 描述
系统 接合 和 数据 entry 模式, icm7228a
和 icm7228b
这 icm7228a/b 设备 是 兼容 和 这 architec-
tures 的 大多数 微处理器 系统. 它们的 快 切换
特性 制造 它 可能 至 进入 它们 作 一个 记忆
编排 i/o 设备 和 非 wait 状态 需要 在 大多数
微控制器 系统. 所有 这 icm7228a/b 输入, 包含
模式, 特性 一个 250ns 最小 建制 和 0ns 支撑 时间
和 一个 200ns 最小
写 脉冲波. 输入 逻辑 水平 是
ttl 和 cmos 兼容. 图示 9 显示 一个 generic 方法
的 驱动 这 icm7228a/b 从 一个 微处理器 总线. 至 这
微处理器, 各自 设备 呈现 至 是 2 独立的 i/o
locations; 这 控制 寄存器 和 这 显示 内存. selec-
tion 在 这 二 是 accomplished 用 这 模式 输入
驱动 用 地址 线条 a0. 输入 数据 是 放置 在 这 ld0 - ld7
线条. 这
写 输入 acts 作 两个都 一个 设备 选择 和 写
循环 定时 脉冲波. 看 图示 1 和 切换 specifications
表格 为 写 循环 定时 参数.
这 icm7228a/b 有 三 数据 entry 模式: 控制 reg-
ister 更新 没有 内存 更新, sequential 8-数字 更新
和 单独的 数字 更新. 在 所有 三 模式 一个 控制 文字 是
first 写 用 pulsing 这 写 输入 当 这 模式 输入
是 高, 因此 闭锁 数据 在 这 控制 寄存器. 这
逻辑 水平的 的 单独的 位 在 这 控制 寄存器 选择 shut-
向下, decode/非 decode, 十六进制/代号 b, 内存 bank a/b 和
显示 内存 数字 地址 作 显示 在 tables 1 和 2.
这 icm7228a/b 显示 内存 是 分隔 在 2 banks, called
bank 一个 和 b. 当 使用 这 hexadecimal 或者 代号 b 显示
模式, 这些 内存 banks 能 是 选择 separately. 这个
准许 二 独立的 sets 的 显示 数据 至 是 贮存 和 dis-
played alternately. 注意 那 这 内存 bank 选择 是 不
可能 在 非-decode 模式, 这个 是 因为 这 显示 数据
在 这 非-decode 模式 有 8 位, 但是 在 解码 schemes
(十六进制/代号 b) 是 仅有的 4 位 (ld0 - ld3 数据). 它 应当 也 是
提到 那 这 decimal 要点 是 独立 的 选择
bank, 一个 转变 在 decimal 要点 将 仍然是 在 为 也 bank.
选择 的 这 内存 banks 是 控制 用 ld3 输入. 这 ld3
逻辑 水平的 (在 控制 寄存器 更新) 选择 这个 bank
的 这 内部的 内存 至 是 写 至 和/或者 displayed.
控制 寄存器 更新 没有 内存 更新
这 控制 寄存器 能 是 updated 没有 changing 这
显示 数据 用 一个 单独的 脉冲波 在 这 写 输入, 和 模式
高 和 数据 coming 低. 如果 这 显示 是 正在 解码
(十六进制/代号 b), 然后 这 值 的 ld3 确定 这个 内存
bank 将 是 选择 和 displayed 为 所有 第八 digits.
sequential 8-数字 更新
这 逻辑 状态 的 数据 coming (ld7) 是 也 latched 在 一个
控制 寄存器 更新. 如果 这 latched 值 的 数据 coming
(ld7) 是 高, 这 显示 变为 blanked 和 一个 sequential
8-数字 更新 是 initiated. 显示 数据 能 now 是 写 在
内存 和 8 successive 写 脉冲, 开始 和 数字 1 和
ending 和 数字 8 (看 图示 2). 之后 所有 8 内存 locations
有 被 写 至, 这 显示 转变 在 又一次 和 这 新
数据 是 displayed. 额外的 写 脉冲 是 ignored 直到 一个 新
控制 寄存器 更新 是 执行. 所有 8 digits 是 displayed
在 这 format (十六进制/代号 b 或者 非 decode) specified 用 这 con-
trol 文字 那 preceded 这 8 数字 更新. 如果 一个 解码 scheme
(十六进制/代号 b) 是 至 是 使用, 这 值 的 ld3 在 这 控制
文字 更新 确定 这个 内存 bank 将 是 写 至.
单独的 数字 更新
在 这个 模式 各自 数字 数据 在 这 显示 内存 能 是 updated
individually 没有 changing 这 其它 显示 数据. 第一, 和
模式 输入 高, 一个 控制 文字 是 写 至 这 控制 regis-
ter carrying 这 下列的 信息; 数据 coming (ld7) 低,
这 desired 显示 format 数据 在 ld4 - ld6, 这 内存 bank
选择 用 ld3 (如果 解码 是 选择) 和 这 地址 的 这
数字 至 是 updated 在 数据 线条 ld0 - ld2 (看 表格 5). 一个 秒-
ond 写 至 这 icm7228a/b, 这个 时间 和 模式 输入 低,
transfers 这 数据 在 这 ld0 - ld7 输入 在 这 选择 数字’s
内存 location. 在 单独的 数字 更新 模式, 各自 单独的
数字’s 数据 能 是 specified independently 为 正在 displayed
在 解码 或者 非-decode 模式. 为 那些 digits 这个 decod-
ing scheme (十六进制/代号 b) 是 选择, 仅有的 一个 能 是 有效的
在 一个 时间. whenever 一个 控制 文字 是 写, 这 specified
解码 scheme 将 是 应用 至 所有 那些 digits 这个
选择 至 是 displayed 在 解码 模式.
i/o 或者
记忆
写 脉冲波
解码器
使能
地址
解码器
ID0
ID7
INTERSIL
icm7228a/b
部分
驱动
写
模式
DIGITS
驱动
A0
设备 选择
和
写 脉冲波
led 显示
地址 总线 a0 - a15
a1-a15
数据 总线 d0-d7
d0 - d7
微处理器 系统
图示 9. icm7228a/b 微处理器 系统 接合
ICM7228
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