5-2
块 图解
管脚 描述
标识
管脚
非. 类型
起作用的
水平的 描述
RD 1 I 低 读: 这 rd 输入 导致 这 82c52 至 输出 数据 至 这 数据 总线 (d0-d7). 这 数据
输出 取决于 在之上 这 状态 的 这 地址 输入 (a0-a1). cs0 使能 这 rd 输入.
WR 2 I 低 写: 这 wr 输入 导致 数据 从 这 数据 总线 (d0-d7) 至 是 输入 至 这 82c52.
寻址 和 碎片 选择 action 是 这 一样 作 为 读 行动.
d0-d7 3-10 i/o 高 数据 位 0-7: 这 数据 总线 提供 第八, 三-状态 输入/输出 线条 为 这 转移 的
数据, 控制 和 状态 信息 在 这 82c52 和 这 cpu. 为 character formats
的 较少 比 8 位, 这 相应的 d7, d6 和 d5 是 考虑 “don't cares” 为 数据
写 行动 和 是 0 为 数据 读 行动. 这些 线条 是 正常情况下 在 一个 高
阻抗 状态 除了 在 读 行动. d0 是 这 least significant 位 (lsb) 和 是 这
first 串行 数据 位 至 是 received 或者 transmitted.
a0, a1 11, 12 I 高 地址 输入: 这 地址 线条 选择 这 各种各样的 内部的 寄存器 在 cpu 总线
行动.
ix, ox 13, 14 i/o 结晶/时钟: 结晶 连接 为 这 内部的 波特 比率 发生器. ix 能 也 是
使用 作 一个 外部 时钟 输入 在 这个 情况 ox 应当 是 left 打开.
SDO 15 O 高 串行 数据 输出: 串行 数据 输出 从 这 82c52 传输者 电路系统. 一个 mark (1) 是
一个 逻辑 一个 (高) 和 空间 (0) 是 逻辑 零 (低). sd0 是 使保持 在 这 mark 情况 当
cts 是 false, 当 rst 是 真实, 当 这 传输者 寄存器 是 empty, 或者 当 在 这 循环
模式.
地 16 低 地面: 电源 供应 地面 连接.
CTS 17 I 低 clear 至 send: 这 logical 状态 的 这 cts 线条 是 reflected 在 这 cts 位 的 这 modem
状态 寄存器. 任何 改变 的 状态 在 cts 导致 intr 至 是 设置 真实 当 inten 和
mien 是 真实. 一个 false 水平的 在 cts 将 inhibit 传递 的 数据 在 这 sd0 输出 和 将
支撑 sd0 在 这 mark (高) 状态. 如果 cts 变得 false 在 传递, 这 电流 character
正在 transmitted 将 是 完成. cts 做 不 影响 循环 模式 运作.
读/写
控制
逻辑
数据
总线
缓存区
程序-
MABLE
boud 比率
控制
逻辑
3 - 10
1
2
11
12
RD
WR
A0
A1
28
CSO
14
21
OX
CO
23
24
RST
INTR
13
IX
发生器
内部的 数据 总线
传输者
缓存区
寄存器
UART
控制 和
状态
接受者
缓存区
寄存器
MODEM
控制 和
寄存器
状态
寄存器
18
DSR
17
CTS
19
DTR
20
RTS
传输者
寄存器
P
接受者
寄存器
P
S
15
25
SDO
SDI
22
26
TBRE
DR
S
d0-d7
82C52
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