rev. b–10–
AD876
AD876
+5V
8
6
5
7
1/2
AD826
2
3
6
1/2
AD826
4
REFT
REFB
REFTS
REFTF
REFBS
REFBF
C3
0.1
F
C4
0.1
F
C2
0.1
F
C5
0.1
F
C1
0.1
F
图示 19. kelvin 连接 涉及 使用 这 ad826
用 连接 这 运算 放大 反馈 通过 这 sense connec-
tions 的 这 ad876, 这 输出 的 这 运算 放大器 automatically
调整 至 compensate 为 这 电压 drops 那 出现 在里面
这 转换器. 这 ad826 有 这 有利因素 的 正在 能 至
维持 稳固 当 驱动 unlimited 电容的 负载. 作 一个
结果, 0.1
µ
f 电容 c1, c2, 和 c3 能 连接 直接地
至 这 输出 的 这 运算 放大器. 这些 解耦 电容
减少 高 频率 过往旅客. 电容 c4 和 c5 调往
横过 这 内部的 电阻器 的 这 强迫 sense 连接 和
阻止 instability.
这个 配置 提供 极好的 效能 和 一个 迷你-
mal 号码 的 组件. 这 电路 也 提供 这 advan-
tage 的 运行 从 一个 单独的 +5 v 供应. 当 alternative
运算 放大器 将 也 是 合适的, 考虑 这 稳固 的 这些 运算
放大器 当 驱动 电容的 负载.
这 电路 显示 在 图示 20 准许 一个 wider 选择 的 运算
放大器 当 对照的 和 这 previous 配置. 一个
AD876
1/2
运算-295
10
F 0.1
F
REFT
REFTS
REFTF
47nF
20k
10
1/2
运算-295
10
F
0.1
F
REFB
REFBS
REFBF
47nF
20k
10
22
F
图示 20. kelvin 连接 涉及 使用 这 op295
op295 双, 单独的-供应 运算 放大 提供 稳固的 3.6 v 和
1.6 v 涉及 电压. 这 ad822 双 运算 放大 是 也 合适-
能 为 单独的-供应 产品. 各自 half 的 这 op295 是
补偿 至 驱动 这 10
µ
f 和 0.1
µ
f 解耦 capaci-
tors 在 这 reftf 和 refbf 管脚 和 维持 稳固.
像 任何 高 决议 转换器, 这 布局 和 解耦 的
这 涉及 是 核心的. 这 真实的 电压 digitized 用 这
ad876 是 相关的 至 这 涉及 电压. 在 图示 21, 为
例子, 这 涉及 返回 和 这 绕过 电容 是
连接 至 这 shield 的 这 新当选的 相似物 信号. distur-
bances 在 这 地面 的 这 相似物 输入, 那 将 是 一般-
模式 至 这 reft, refb, 和 ain 管脚 因为 的 这
一般 地面, 是 effectively 移除 用 这 ad876’s 高
一般模式 拒绝.
高 频率 噪音 来源, v
N1
和 v
N2
, 是 shunted 至
地面 用 解耦 电容. 任何 电压 drops 在
这 相似物 输入 地面 和 这 涉及 bypassing 点 将
是 treated 作 输入 信号 用 这 转换器 通过 这 涉及
输入. consequently, 这 涉及 解耦 电容
应当 是 连接 至 这 一样 相似物 地面 要点 使用 至
定义 这 相似物 输入 电压. (为 更远 suggestions, 看
这 “grounding 和 布局 rules” 部分 的 这 数据 薄板.)
4V
V
N1
2V
V
N2
REFTF
REFBF
AIN
AD876
图示 21. 推荐 bypassing 为 这 涉及
输入
时钟 输入
这 ad876 时钟 输入 是 缓冲 内部 和 一个 反相器
powered 从 这 drv
DD
管脚. 这个 特性 准许 这 ad876
至 accommodate 也 +5 v 或者 +3.3 v cmos 逻辑 输入 sig-
nal swings 和 这 输入 门槛 为 这 clk 管脚 nominally
在 drv
DD
/2.
这 ad876’s pipelined architecture 运作 在 两个都 rising 和
下落 edges 的 这 输入 时钟. 至 降低 职责 循环 varia-
tions 这 推荐 逻辑 家族 至 驱动 这 时钟 输入 是
高 速 或者 先进的 cmos (hc/hct, 交流/act) 逻辑.
cmos 逻辑 提供 两个都 对称的 电压 门槛 水平
和 sufficient 上升 和 下降 时间 至 支持 20 msps 运作.
这ad876 是 设计 至 支持 一个 转换 比率 的 20msps;
运动 这 部分 在 slightly faster 时钟 比率 将 是 可能,
虽然 在 减少 效能 水平. 相反地, 一些
slight 效能 改进 might 是 认识到 用 clocking
这 ad876 在 slower 时钟 比率.
这 电源 dissipated 用 这 纠正 逻辑 和 输出 缓存区
是 largely 均衡的 至 这 clock 频率; 运动 在 减少
时钟 比率 提供 一个 减少 在 电源 消耗量. 图示
8 illustrates 这个 trade-止.
数字的 输入 和 输出
各自 的 这 ad876 数字的 控制 输入, 三-状态 和
stby, 有 一个 输入 缓存区 powered 从 这 drv
DD
供应
管脚. 和 drv
DD
设置 至 +5 v, 所有 数字的 输入 readily inter-
面向 和 +5 v cmos 逻辑. 为 接合 和 更小的 电压
cmos 逻辑, drv
DD
能 是 设置 至 3.3 v, effectively lowering
这 名义上的 输入 门槛 的 所有 数字的 输入 至 3.3 v/2 =
1.65 v.
这 format 的 这 数字的 输出 是 笔直地 二进制的. 表格 i 显示
这 输出 format 为 这 情况 在哪里 refts = 4 v 和 refbs
= 2 v.
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