scls399j −april 1998 − 修订 april 2005
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邮递 办公室 盒 655303
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达拉斯市, 德州 75265
描述/订货 信息 (持续)
这些 设备 是 积极的-边缘-triggered flip-flops 和 直接 clear (clr) 输入. 信息 在 这 数据 (d)
输入 meeting 这 建制 时间 (所需的)东西 是 transferred 至 这 q 输出 在 这 积极的-going 边缘 的 这
时钟脉冲波. 时钟 triggering occurs 在 一个 particular 电压 水平的 和 是 不 直接地 related 至 这 转变 时间
的 这 积极的-going 脉冲波. 当 这 时钟 (clk) 输入 是 在 也 这 高 或者 低 水平的, 这 d-input 信号 有
非 效应 在 这 输出.
这些 设备 是 全部地 指定 为 partial-电源-向下 产品 使用 i
止
. 这 i
止
电路系统 使不能运转 这
输出, 阻止 损害的 电流 backflow 通过 这 设备 当 它们 是 powered 向下.
函数 表格
(各自 flip-flop)
输入
输出
CLR
CLK D
输出
Q
L X X L
H
↑
HH
H
↑
LL
H L X Q
0
逻辑 图解 (积极的 逻辑)
CLK
1D
1Q
2D
2Q
3D
3Q
4D
4Q
5D
5Q
6D
6Q
7D
7Q
8D
8Q
CLR
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
C1
3 4 7 8 13 14 17 18
2 5 6 9 12 15 16 1
9
11
1
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