函数的 描述
这 ’F161A 和 ’F163A 计数 在 modulo-16 二进制的 se-
quence 从 状态 15 (hhhh) 它们 increment 至 状态 0
(llll) 这 时钟 输入 的 所有 flip-flops 是 驱动 在 并行的
通过 一个 时钟 buffer 因此 所有 改变 的 这 Q 输出
(除了 预定的 至 主控 重置 的 这 ’f161a) 出现 作 一个 re-
sult of 和 同步的 with 这 低-至-高 转变
的 这 CP 输入 signal 这 电路 有 四 基本的
模式 的 operation 在 顺序 的 precedence 异步的
重置 (’f161a) 同步的 重置 (’f163a) 并行的 load
计数-向上 和 hold Five 控制 inputsMaster 重置 (mr
’f161a) 同步的 重置 (sr
’f163a) 并行的 使能
(pe
) 计数 使能 并行的 (cep) 和 计数 使能 Trickle
(cet)determine 这 模式 的 operation 作 显示 在 这
模式 选择 Table 一个 低 信号 在 MR
overrides 所有 其它
输入 和 asynchronously forces 所有 输出 LOW 一个 低
信号 在 SR
overrides counting 和 并行的 加载 和
准许 所有 输出 至 go 低 在 这 next rising 边缘 的 CP
一个 低 信号 在 PE
overrides counting 和 准许 informa-
tion 在 这 并行的 数据 (p
n
) 输入 至 是 承载 在 这
flip-flops 在 这 next rising 边缘 的 CP 和 PE
和 MR
(’f161a) 或者 SR (’f163a) HIGH CEP 和 CET 准许 计数-
ing 当 两个都 是 HIGH Conversely 一个 低 信号 在 ei-
ther CEP 或者 CET inhibits counting
这 ’F161A 和 ’F163A 使用 d-类型 边缘 triggered flip-flops
和 changing 这 SR
PE CEP 和 CET 输入 当 这 CP
是 在 也 状态 做 不 导致 errors 提供 那 这
推荐 建制 和 支撑 times 和 遵守 至 这 ris-
ing 边缘 的 CP 是 observed
这 终端 计数 (tc) 输出 是 高 当 CET 是 高
和 这 计数器 是 在 状态 15 至 执行 同步的
multi-平台 counters 这 TC 输出 能 是 使用 和 这
CEP 和 CET 输入 在 二 不同的 ways 请 谈及 至
这 ’F568 数据 sheet 这 TC 输出 是 主题 至 解码
尖刺 预定的 至 内部的 race 情况 和 是 因此 不
推荐 为 使用 作 一个 时钟 或者 异步的 重置 为
flip-flops counters 或者 registers
逻辑 Equations 计数 使能
e
CEP
CET
PE
TC
e
Q
0
Q
1
Q
2
Q
3
CET
模式 选择 表格
SR PE CET CEP
Action 在 这 Rising
时钟 边缘 (
L
)
L X X X 重置 (clear)
H L X X 加载 (p
n
x
Q
n
)
H H H H 计数 (increment)
H H L X 非 改变 (支撑)
H H X L 非 改变 (支撑)
为 ’F163A 仅有的
H
e
高 电压 水平的
L
e
低 电压 水平的
X
e
不重要
状态 图解
TLF9486–5
3
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