12 mach 1 &放大; 2 families
speedlocking 为 有保证的 fixed 定时
这 唯一的 mach 1 &放大; 2 architecture 是 设计 为 高 performance—a metric 那 是 符合 在
两个都 raw 速, 和 甚至 更多 importantly,
有保证的 fixed 速
. 这 设计 的 这 转变
矩阵变换 和 pal blocks 保证 一个 fixed 管脚-至-管脚 延迟 那 是 独立 的 这 逻辑 必需的
用 这 设计. 其它 非-lattice/vantis cplds incur 严重的 定时 延迟 作 产品 条款 expand
在之外 它们的 典型 4 或者 5 产品 期 限制 (图示 8). 速
和
speedlocking 联合的 至
给 designers 容易 进入 至 这 效能 必需的 在 today’s 设计.
V
CC
01
11
10
00
输出 使能
产品 条款
(一般 至 bank 的
i/o cells)
从 输出
Macrocell
至 转变
矩阵变换
至 buried
Macrocell
(mach 2 仅有的)
图示 7. i/o cell
14051k-007
SpeedLocking
shared expander 延迟
非-mach
5 pt 10 pt 15 pt
t
PD
(ns)
7.4 ns
10.4 ns
mach 1 &放大; 2
8.8 ns
6.6 ns
5 ns
11
10
9
8
7
6
5
5.8 ns
产品 条款
并行的 expander 延迟
• 专利的 architecture
• path 独立
• 逻辑/routing 独立
• 有保证的 fixed 定时
• 向上 至 16 产品 条款 每 输出
• 能变的
• path 依赖
• 逻辑/routing 依赖 延迟
• unpredictable
• 4-5 产品 条款 在之前 延迟
非-mach
mach 1 &放大; 2 speedlocking
图示 8. 定时 在 mach 1 &放大; 2 vs. 非-mach 设备
14051k-001
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