mc74ac161 mc74act161 mc74ac163 mc74act163
5-2
事实 数据
函数的 描述
这Mc74ac161/74act161 一个nd mc74ac163/74act163
计数modulo-16 二进制的 sequence. 从 状态 15 (hhhh)
它们increment 至 状态 0 (llll). 这 时钟 输入 的所有
flip-flops是 驱动 在 并行的 通过 一个 时钟 buffer. 因此 所有
改变 的 这 q输出(除了 预定的 至 主控 重置 的 这
′
161)出现 作 一个 结果 的, 和 同步的 和,这
低-至-高转变 的 这 cp 输入 信号. 这 电路
有四 基本的 模式 的 运作, 在 顺序 的
precedence:异步的 重置(
′
161), 同步的 重置
(
′
163),并行的 加载, 计数-向上 和 支撑. five 控制 输入—
主控重置 (mr
,
′
161), 同步的重置 (sr,
′
163),
并行的使能 (pe
), 计数 使能 并行的 (cep) 和 计数
使能 trickle (cet)
决定这 模式 的 运作, 作
显示在 这 模式 选择 t能. 一个 低 信号 在 mr
overrides所有 其它 输入 和 asynchronously forces 所有
输出低. 一个 低 信号 在 sr
overrides counting 和
并行的加载 和 准许 所有 输出 至 go 低 在 这 next
rising边缘 的 cp. 一个 低 信号在 pe
overrides counting 和
准许信息 在 这 并行的 数据 (p
n
) 输入 至 是 承载
在 这 flip-flops 在 这 next rising 边缘 的 cp. 和 pe
和 mr
(
′
161)或者 sr(
′
163) 高, cep 和 cet 准许 counting 当
两个都是 高. 相反地, 一个 低 信号 在 也 cep 或者
cet inhibits counting.
这Mc74ac161/74act161 一个nd mc74ac163/74act163
使用d-类型边缘-triggered flip-flops 和 changing 这 sr
, pe,
cep 和 cet 输入 当 这 cp 是 在 也 状态 做 不
导致errors, 提供 那 这 推荐 建制 和 支撑
时间, 和 遵守 至 这 rising 边缘 的 cp, 是 observed.
这Terminal 计数 (tc) 输出 是 高 当 cet 是 高
和计数器 是 在 状态 15. to 执行 同步的
multistagecounters, 这 tc 输出 能 是 使用和 这 cep
和cet 输入 在二 different 方法. 请 谈及 至 这
MC74AC568数据 薄板. 这 tc 输出 是 主题 至 解码
尖刺预定的 至 内部的 race 情况 和 是 因此 不
推荐为 使用 作 一个 时钟 或者 异步的 重置 为
flip-flops, counters 或者 寄存器.
逻辑 equations: 计数 使能 = cep
•
CET
•
PE
tc = q
0
•
Q
1
•
Q
2
•
Q
3
•
CET
模式 选择 表格
*SR
PE
CET CEP
action 在 这 rising
时钟 边缘 ( )
L X X X 重置 (clear)
H L X X 加载 (p
n
→
Q
n
)
H H H H 计数 (increment)
H H L X 非 改变 (支撑)
H H X L 非 改变 (支撑)
*For
′
163 仅有的
h = 高 电压 水平的
l = 低 电压 水平的
x = 不重要
状态 图解
15
0
14
13
12
5
4
6
7
8
1 2 3
11 10 9
C
D
PE
P
0
P
1
P
2
CEP
P
3
CET
CP
Q
0
Q
1
Q
2
Q
3
TC
MR
′
161
SR
′
163
′
163
仅有的
′
163
CP
Q
0
Q
0
CP
detail 一个
detail 一个 detail 一个 detail 一个
D CP D
Q Q
逻辑 图解
请 便条 那 这个 图解 是 提供 仅有的 为 这 understanding 的 逻辑
行动和 应当 不 是 使用 至 估计 传播 延迟.
′
161
仅有的
′
161
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