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基本 系统 定时
在 最小 模式, 这 mn/
mx 管脚 是 strapped 至 v
CC
和
这 处理器 emits 总线 控制 信号 (
rd, wr, io/m, 等.)
直接地. 在 最大 模式, 这 mn/
mx 管脚 是 strapped 至
地 和 这 处理器 emits coded 状态 信息
这个 这 82c88 总线 控制 使用 至 发生
MULTIBUS
兼容 总线 控制 信号.
系统 定时 - 最小 系统
这 读 循环 begins 在 t1 和 这 assertion 的 这
地址 获得 使能 (ale) 信号 (看 图示 5). 这 trail-
ing (低 going) 边缘 的 这个 信号 是 使用 至 获得 这
地址 信息, 这个 是 有效的 在 这 地址 数据 总线
(ado-ad7) 在 这个 时间, 在 这 82c82/82c83 获得.
地址 线条 a8 通过 a15 做 不 需要 至 是 latched
因为 它们 仍然是 有效的 全部地 这 总线 循环. 从
t1 至 t4 这 io/
m 信号 indicates 一个 记忆 或者 i/o opera-
tion. 在 t2 这 地址 是 移除 从 这 地址 数据
总线 和 这 总线 是 使保持 在 这 last 有效的 逻辑 状态 用 内部的
总线-支撑 设备. 这 读 控制 信号 是 也 asserted 在
t2. 这 读 (
rd) 信号 导致 这 addressed 设备 至
使能 它的 数据 总线 驱动器 至 这 local 总线. 一些 时间 后来的,
有效的 数据 将 是 有 在 这 总线 和 这 addressed
设备 将 驱动 这 准备好 线条 高. 当 这 处理器
returns 这 读 信号 至 一个 高 水平的, 这 addressed
设备 将 又一次 三-状态 它的 总线 驱动器. 如果 一个 transceiver
(82c86/82c87) 是 必需的 至 缓存区 这 local 总线, 信号
dt/
r 和 den 是 提供 用 这 80c88.
一个 写 循环 也 begins 和 这 assertion 的 ale 和 这
emission 的 这 地址. 这 io/
m 信号 是 又一次 asserted
至 表明 一个 记忆 或者 i/o 写 运作. 在 t2, immedi-
ately 下列的 这 地址 emission, 这 处理器 emits
这 数据 至 是 写 在 这 addressed location. 这个 数据
仍然是 有效的 直到 在 least 这 middle 的 t4. 在 t2, t3,
和 tw, 这 处理器 asserts 这 写 控制 信号. 这
写 (
wr) 信号 变为 起作用的 在 这 beginning 的 t2, 作
opposed 至 这 读, 这个 是 delayed somewhat 在 t2 至
提供 时间 为 输出 驱动器 至 变为 inactive.
这 基本 区别 在 这 中断 acknowledge
循环 和 一个 读 循环 是 那 这 中断 acknowledge
(
INT一个) 信号 是 asserted 在 放置 的 这 读 (rd) 信号 和
这 地址 总线 是 使保持 在 这 last 有效的 逻辑 状态 用 内部的
总线-支撑 设备 (看 图示 6). 在 这 第二 的 二
successive
INT一个 循环, 一个 字节 的 信息 是 读 从
这 数据 总线, 作 有提供的 用 这 中断 系统 逻辑 (i.e.,
82c59a priority 中断 控制). 这个 字节 identifies 这
源 (类型) 的 这 中断. 它 是 multiplied 用 四 和 使用
作 一个 pointer 在 这 中断 vector lookup 表格, 作
描述 早期.
总线 定时 - 中等 complexity 系统
为 中等 complexity 系统, 这 mn/
mx 管脚 是
连接 至 地 和 这 82c88 总线 控制 是 增加 至
这 系统, 作 好 作 一个 82c82/82c83 获得 为 闭锁 这
系统 地址, 和 一个 82c86/82c87 transceiver 至 准许
为 总线 加载 更好 比 这 80c88 是 有能力 的
处理 (看 图示 8). 信号 ale,
den, 和 dt/r 是
发生 用 这 82c88 instead 的 这 处理器 在 这个
configuration, 虽然 它们的 定时 仍然是 相当地 这
一样. 这 80c88 状态 输出 (
s2, s1 和 s0) 提供
类型 的 循环 信息 和 变为 82c88 输入. 这个
总线 循环 信息 specifies 读 (代号, 数据 或者 i/o), 写
(数据 或者 i/o), 中断 acknowledge, 或者 软件 halt. 这
82c88 因此 issues 控制 信号 specifying 记忆 读
或者 写, i/o 读 或者 写, 或者 中断 acknowledge. 这
82c88 提供 二 类型 的 写 strobes, 正常的 和
先进的, 至 是 应用 作 必需的. 这 正常的 写
strobes 有 数据 有效的 在 这 leading 边缘 的 写. 这
先进的 写 strobes 有 这 一样 定时 作 读
strobes, 和 hence, 数据 是 不 有效的 在 这 leading 边缘 的
写. 这 82c86/82c87 transceiver receives 这 t
和
oe 输入 从 这 82c88 dt/r 和 den 输出.
这 pointer 在 这 中断 vector 表格, 这个 是 passed
在 这 第二
inta 循环, 能 derive 从 一个 82c59a
located 在 也 这 local 总线 或者 这 系统 总线. 如果 这
主控 82c59a priority 中断 控制 是 positioned 在
这 local 总线, 这 82c86/82c87 transceiver 必须 是
无能 当 读 从 这 主控 82c59a 在 这
中断 acknowledge sequence 和 软件 “poll”.
这 80c88 对照的 至 这 80c86
这 80c88 cpu 是 一个 8-位 处理器 设计 周围 这
8086 内部的 结构. 大多数 内部的 功能 的 这 80c88
是 完全同样的 至 这 相等的 80c86 功能. 这 80c88
handles 这 外部 总线 这 一样 方法 这 80c86 做 和
这 distinction 的 处理 仅有的 8-位 在 一个 时间. 十六-位
operands 是 fetched 或者 写 在 二 consecutive 总线
循环. 两个都 processors 将 呈现 完全同样的 至 这 软件
engineer, 和 这 例外 的 执行 时间. 这 内部的
寄存器 结构 是 完全同样的 和 所有 说明 有 这
一样 终止 结果. 内部, 那里 是 三 differences
在 这 80c88 和 这 80c86. 所有 改变 是 related
至 这 8-位 总线 接口.
• 这 queue 长度 是 4 字节 在 这 80c88, whereas 这
80c86 queue 包含 6 字节, 或者 三 words. 这 queue
是 shortened 至 阻止 overuse 的 这 总线 用 这 biu
当 prefetching 说明. 这个 是 必需的 因为
的 这 额外的 时间 需要 至 fetch 说明 8-位
在 一个 时间.
• 至 更远 优化 这 queue, 这 prefetching algorithm
是 changed. 这 80c88 biu 将 fetch 一个 新 操作指南
至 加载 在 这 queue 各自 时间 那里 是 一个 1 字节 空间
有 在 这 queue. 这 80c86 waits 直到 一个 2 字节
空间 是 有.
• 这 内部的 执行 时间 的 这 操作指南 设置 是
影响 用 这 8-位 接口. 所有 16-位 fetches 和 写
从/至 记忆 引领 一个 额外的 四 时钟 循环. 这
cpu 是 也 限制 用 这 速 的 操作指南 fetches.
这个 latter 问题 仅有的 occurs 当 一个 序列 的 简单的
行动 出现. 当 这 更多 sophisticated instruc-
tions 的 这 80c88 是 正在 使用, 这 queue 有 时间 至
fill 这 执行 proceeds 作 快 作 这 执行 单位 将
准许.
80C88
MULTIBUS
是 一个 专利的 intel 总线.
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